一种嵌入式多任务管理装置的制作方法

本发明涉及一种星载相控阵雷达任务管理技术，尤其涉及的是一种嵌入式多任务管理装置。

背景技术

任务管理板是星载相控阵雷达的重要组成单机之一，主要完成雷达控制指令解析、传输和控制功能。具体地讲，任务管理板负责与卫星管理平台通信，接收平台发过来的控制指令进行解析和转发，对下一级数字收发单元进行控制，并收集雷达各单元的bit状态回传给卫星管理平台。由于任务管理板之前的功能较为简单，设计上通常采用8位微控制器配合cpld或低端fpga完成。任务管理板对外的接口主要以1553b总线和rs422总线为主，而1553b总线的通信速率只有1mbps，rs422总线的通信速率也不超过10mbps，二者均属于低速通信总线。

然而，随着星载相控阵雷达功能日益复杂，促使任务管理板不但要提高传输带宽，丰富接口类型，而且还需具有数据处理、信号处理的能力。同时，不断更换硬件设计不利于保障航天产品设计的可靠性，所以硬件平台设计的通用性、可扩展性已成为航天领域硬件设计的必然趋势。

技术实现要素：

本发明所要解决的技术问题在于：现有星载任务管理装置接口单一、通信带宽、通用性和扩展能力不足，提供了一种嵌入式多任务管理装置。

本发明是通过以下技术方案解决上述技术问题的，本发明包括mcu处理器以及分别与之电性连接的程序存储器、数据存储器a、校验存储器和fpga控制器，分别与fpga控制器电性连接的光纤接口、1553b接口、lvds接口、rs422接口、数据存储器b，以及对各个存储器、接口、处理器、控制器进行供电的电源模块；

所述fpga控制器作为mcu处理器的扩展接口，所述fpga控制器通过1553b接口接收卫星管理平台的控制命令以及传送工作状态参数给卫星管理平台，所述fpga控制器通过rs422接口接收卫星管理平台的秒脉冲信号并传送测高数据给卫星管理平台，所述fpga控制器通过lvds接口传送处理后的回波数据给卫星管理平台，所述fpga控制器通过光纤接口接收原始回波数据，并进行距离补偿、脉冲压缩处理，所述数据存储器b用于存储来自下一级数字收发单元的原始回波数据；

所述程序存储器用于存储操作系统、应用程序和中间数据，所述数据存储器a用于暂存程序运行中的数据，掉电以后暂存的数据会丢失，所述校验存储器用于存储操作的错误检测和纠正edac的校验码。

所述mcu处理器为一片at697f处理器，程序存储器为两片3dfo64m16vs1281芯片，fpga控制器为一片xq5vx100t控制器，数据存储器a为一片at68166f芯片，校验存储器为一片at60142ft芯片，数据存储器b为两片3dsr32m32vs8504芯片。

所述at697f处理器通过地址总线addr2～addr23、数据总线data0～data31、flash片选控制线flash_cs0、flash写控制线flash_we、flash读控制线flash_oe、flash状态指示线brdyn与3dfo64m16vs1281芯片的对应引脚相连，xq5vx100t控制器通过flash复位控制线flash_rst、flash字节控制线flash1_byte、flash2_byte与3dfo64m16vs1281芯片对应引脚相连，实现了16m字节程序的存取。

所述at697f处理器通过地址总线addr2～addr20、数据总线data0～data31、sram写控制总线sram_we0～sram_we3、sram片选控制线sram_cs0、sram读控制线sram_oe0与at68166f芯片的对应引脚相连，实现了2m字节数据的存取。

所述at697f处理器通过地址总线addr2～addr20、数据总线cbdata0～cbdata7、sram写控制线sram_we0、sram片选控制线sram_cs0、sram读控制线sram_oe0与at60142ft芯片的对应引脚相连，实现了512k字节校验数据的存取。

所述at697f处理器通过地址总线addr0～addr27、数据总线data0～data31、sram写控制总线sram_we0～sram_we3、sram片选控制总线sram_cs0～sram_cs4、sram读控制总线sram_oe0～sram_oe3、控制线pio3_mcu_fpga、控制线pio4_mcu_fpga、控制线pio5_mcu_fpga、控制线pio6_mcu_fpga、done信号线、program信号线、v4rst信号线与xq5vx100t控制器的对应引脚相连，实现与xq5vx100t控制器的通信和控制。

所述xq5vx100t控制器通过地址总线sram_addr_a0～sram_addr_a16、数据总线sram_data_a0～sram_data_a31、sram片选控制总线sram_cs_n_a0～sram_cs_n_a7、读控制线sram_oe_n_a、写控制线sram_we_n_a以及sram_ha0_a、sram_la0_a、sram_lb_n_a、sram_ub_n_a信号线与一片3dsr32m32vs8504芯片的对应引脚相连，同时通过地址总线sram_addr_b0～sram_addr_b16、数据总线sram_data_b0～sram_data_b31、sram片选控制总线sram_cs_n_b0～sram_cs_n_b7、读控制线sram_oe_n_b、写控制线sram_we_n_b以及sram_ha0_b、sram_la0_b、sram_lb_n_b、sram_ub_n_b信号线与另一片3dsr32m32vs8504芯片的对应引脚相连，实现了8m字节数据的存取。

所述光纤接口采用的光模块型号为双纤双向尾纤型收发一体光模块hts8253-fd-s001，通信速率最大为4.25gbps。

所述1553b接口包括一片b65170s6rh总线控制器和三片16位双向总线收发器b54acs164245s，所述lvds接口包括一片lvds驱动器ds90lv031a和一片lvds接收器ds90lv032a，所述rs422接口包括一片rs422驱动器ds26lv31w和一片rs422接收器ds26lv32w。

所述电源模块输出+5v、+3.3v、+2.5v、+1.8v、+1.2v和+1.0v共六种电压值，其中mcu处理器的工作电压为+3.3v和+1.8v，fpga控制器的工作电压为+3.3v、+2.5v、+1.2v和+1.0v，程序存储器、数据存储器a、校验存储器、光纤接口、lvds接口、rs422接口、数据存储器b的工作电压均为+3.3v，1553b接口的工作电压为+5v和+3.3v。

采用抗辐照高速32位嵌入式处理器为核心，外部扩展拥有33万逻辑单元的virtex-5系列fpga，构建处理速度快、资源丰富、功能强大的任务管理板通用硬件平台。

本发明相比现有技术具有以下优点：本发明对外接口丰富，从低速的1553b总线、rs422总线到高速的lvds总线和光纤，涵盖了目前常用的所有通信接口，满足了通用化设计要求；传输带宽高，从1mbps到4.25gbps，传输带宽提高了3个量级；可扩展性强，程序存储器、数据存储器a、校验存储器、数据存储器b的存储容量，光纤接口、1553b接口、lvds接口、rs422接口的数量均可以根据实际需要进行扩展或备份，以满足不同功能雷达的设计需要。

附图说明

图1是本发明的结构框图；

图2是at697f处理器对外连接的控制引脚结构示意图；

图3是at697f处理器的供电情况示意图；

图4是一片3dfo64m16vs1281芯片的电路原理图；

图5是另一片3dfo64m16vs1281芯片的电路原理图；

图6是数据存储器a的电路原理图；

图7是校验存储器的电路原理图；

图8是fpga与at697处理器连接示意图；

图9是fpga与数据存储器b的连接示意图；

图10是fpga与对外接口电路的连接示意图；

图11是fpga的供电情况示意图；

图12是一片3dsr32m32vs8504芯片的电路原理图；

图13是另一片3dsr32m32vs8504芯片的电路原理图；

图14是光纤接口的电路原理图；

图15是b65170s6rh的电路原理图；

图16是一片b54acs164245s的电路原理图；

图17是第二片b54acs164245s的电路原理图；

图18是第三片b54acs164245s的电路原理图；

图19是ds90lv031a的电路原理图；

图20是ds90lv032a的电路原理图；

图21是ds26lv31w的电路原理图；

图22是ds26lv32w的电路原理图。

具体实施方式

下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

如图1所示，本实施例包括mcu处理器1以及分别与之电性连接的程序存储器2、数据存储器a3、校验存储器4和fpga控制器5，分别与fpga控制器5电性连接的光纤接口6、1553b接口7、lvds接口8、rs422接口9、数据存储器b10，以及对各个存储器、接口、处理器、控制器进行供电的电源模块11；

所述fpga控制器5作为mcu处理器1的扩展接口，所述fpga控制器5通过1553b接口7接收卫星管理平台的控制命令以及传送工作状态参数给卫星管理平台，所述fpga控制器5通过rs422接口9接收卫星管理平台的秒脉冲信号并传送测高数据给卫星管理平台，所述fpga控制器5通过lvds接口8传送处理后的回波数据给卫星管理平台，所述fpga控制器5通过光纤接口6接收原始回波数据，并进行距离补偿、脉冲压缩处理，所述数据存储器b10用于存储来自下一级数字收发单元的原始回波数据；

所述程序存储器2用于存储操作系统、应用程序和中间数据，所述数据存储器a3用于暂存程序运行中的数据，掉电以后暂存的数据会丢失，所述校验存储器4用于存储操作的错误检测和纠正edac的校验码。

本实施例的mcu处理器1为一片at697f处理器，程序存储器2为两片3dfo64m16vs1281芯片，fpga控制器5为一片xq5vx100t控制器，数据存储器a3为一片at68166f芯片，校验存储器4为一片at60142ft芯片，数据存储器b10为两片3dsr32m32vs8504芯片。

at697f处理器是基于抗辐射32位sparcv8架构的高性能处理器，其抗辐照总剂量能力大于300krad(si)，抗单粒子翻转(seu)优于1e-5错误/器件/天，抗单粒子闩锁优于70mev/cm2/mg；芯片内部自带32-bit/64-bit的浮点运算部件，五阶流水线处理，并且支持内存操作的错误检测和纠正(errordetectandcorrect，edac)功能，能对32位数据线进行纠一位错和检二位错。可在卫星载荷等有较高抗辐照要求及武器、地面、舰船等有较高可靠性要求的环境中应用，其电路原理图如图2和图3所示。

图2为at697f处理器对外连接的控制引脚，包括地址总线addr2～addr20、数据总线data0～data31及其他控制引脚。其中，引脚180为晶振输入时钟信号，时钟频率为60mhz；引脚171为外部复位输入引脚，低电平有效；引脚168为内部看门狗定时器输出信号，也用于对处理器进行复位。图3为at697f处理器的供电情况。at697f处理器工作电压包括vcc1和vcc2两种，vcc1为+3.3v，vcc2为+1.8v。

程序存储器2用来存储操作系统、应用程序和中间数据，属于非易失性存储器。3dfo64m16vs1281芯片是一款符合航天产品要求的flash存储器，容量为8m字节，数据线宽为16bit。本实施例使用两片组成32bit位宽与at697f通信，图4为一片3dfo64m16vs1281芯片的电路原理图，图5为另一片3dfo64m16vs1281的电路原理图。

at697f处理器通过其地址总线addr2～addr23、数据总线data0～data31、flash片选控制线flash_cs0、flash写控制线flash_we、flash读控制线flash_oe、flash状态指示线brdyn与图4中的一片3dfo64m16vs1281芯片对应引脚相连，xq5vx100t控制器通过flash复位控制线flash_rst、flash字节控制线flash1_byte、flash2_byte与图5中另一片3dfo64m16vs1281芯片对应引脚相连，实现了16m字节程序的存取。

数据存储器a3用来暂存程序运行中的数据，掉电以后暂存的数据会丢失。at68166f芯片是一款抗辐照的sram存储器，抗辐照总剂量能力大于300krads(si)，抗单粒子闩锁优于80mev/cm2/mg，可满足航天用sram的要求。单片at68166f芯片的容量为16mbit，数据位宽可根据需要配置为32-bit、16-bit和8-bit，本实施例中将sram配置为32-bit，其电路原理图如图6所示。at697f处理器通过其地址总线addr2～addr20、数据总线data0～data31、sram写控制总线sram_we0～sram_we3、sram片选控制线sram_cs0、sram读控制线sram_oe0与at68166f芯片对应引脚相连，实现了2m字节数据的存取。

由于sram器件容易受单粒子效应影响产生错误位，为保证读写数据的可靠性，at697f处理器专门设计了对外部存储器访问的edac功能，可纠正32位字中的一个错误，检测32位字中的两个错误。使用edac功能需外部配置一片8位的校验存储器4，用于存储edac的校验码。at60142ft存储器是一款抗辐照的8位sram存储器，抗辐照总剂量能力大于300krads(si)，抗单粒子闩锁优于80mev/cm2/mg，可满足航天用sram的要求，其电路原理图如图7所示。at697f处理器通过其地址总线addr2～addr20、数据总线cbdata0～cbdata7、sram写控制线sram_we0、sram片选控制线sram_cs0、sram读控制线sram_oe0与at60142ft芯片对应引脚相连，实现了512k字节校验数据的存取。

由于at697f处理器通用i/o口只有16个，远不能满足星载任务管理板的设计要求。同时为满足软件无线电通用性、可扩展性设计要求，本实施例选用virtex-5系列fpga控制器5xq5vx100t控制器作为at697f处理器的扩展接口，同时负责完成原始回波数据的距离补偿、脉冲压缩等处理。xq5vx100t控制器拥有8208kbblockramblocks、16个rocketiogtx收发器，有20个i/obank，最大680个i/o资源，每个bank可单独配置为lvttl、lvcmos、lvds等电压模式。片内丰富的36kb双端口ram模块资源可以编程为从32k×1到512×72的各种深度和宽度配置。另外，每个36kb模块也可配置成两个独立的18kb双端口ram模块运行。每个端口都完全同步并独立，提供三种边写边读模式。blockram可以级联，以实现大型嵌入式存储模块，为数字信号数据缓冲及异步读写等设计带来很大方便。rocketiogtx收发器能够以100mb/s到3.75gb/s的速度运行，支持完全时钟和数据恢复功能、支持8/16位或10/20位数据通路、可选8b/10b或基于fpga的编码/解码功能、支持通道绑定和时钟校正、嵌入式32位crc生成/检查、可编程预加重、可编程发射器输出摆幅、可编程接收器均衡、可编程接收器终端、内置prbs生成器/校验器。rocketiogtx收发器用来完成光纤通道数据的编码、转化等功能，其电路原理图包括图8～11所示。

at697f处理器通过其地址总线addr0～addr27、数据总线data0～data31、sram写控制总线sram_we0～sram_we3、sram片选控制总线sram_cs0～sram_cs4、sram读控制总线sram_oe0～sram_oe3、控制线pio3_mcu_fpga、控制线pio4_mcu_fpga、控制线pio5_mcu_fpga、控制线pio6_mcu_fpga、done信号线、program信号线、v4rst信号线与xq5vx100t控制器对应引脚相连，实现与xq5vx100t控制器的通信和控制。

数据存储器b10用于存储来自数字收发单元的原始回波数据。3dsr32m32vs8504芯片是一款大容量抗辐照sram存储器，抗辐照总剂量能力大于100krads(si)，抗单粒子闩锁优于110mev/cm2/mg，可满足航天用sram的要求。单片3dsr32m32vs8504容量为32mbit，数据位宽为32-bit，图12为一片3dsr32m32vs8504芯片的电路原理图，图13为另一片3dsr32m32vs8504芯片的电路原理图。xq5vx100t控制器通过其地址总线sram_addr_a0～sram_addr_a16、数据总线sram_data_a0～sram_data_a31、sram片选控制总线sram_cs_n_a0～sram_cs_n_a7、读控制线sram_oe_n_a、写控制线sram_we_n_a以及sram_ha0_a、sram_la0_a、sram_lb_n_a、sram_ub_n_a信号线与一片3dsr32m32vs8504芯片对应引脚相连，同时通过其地址总线sram_addr_b0～sram_addr_b16、数据总线sram_data_b0～sram_data_b31、sram片选控制总线sram_cs_n_b0～sram_cs_n_b7、读控制线sram_oe_n_b、写控制线sram_we_n_b以及sram_ha0_b、sram_la0_b、sram_lb_n_b、sram_ub_n_b信号线与另一片3dsr32m32vs8504芯片对应引脚相连，实现了8m字节数据的存取。

光纤接口6负责从数字收发单元接收原始回波数据。采用的光模块型号为双纤双向尾纤型收发一体光模块hts8253-fd-s001，发射、接收中心波长均为850nm，输出光功率≥-4.5dbm，接收灵敏度≥-18dbm，通信速率最大为4.25gbps，光模块电路原理图如图14所示。图14中的td1+、td1-、rd1+、rd1-、los1、scl1、sda1、con1与图10中的td1+、td1-、rd1+、rd1-、los1、scl1、sda1、con1对应引脚相连。

1553b接口7负责接收卫星管理平台的控制参数等命令及传送工作状态参数给卫星管理平台。1553b接口7由1片b61580rh总线控制器和3片16位双向总线收发器b54acs164245s组成。b65170s6rh负责总线a通道1553a+/1553a-或b通道1553b+/1553b-的串行数据和并行数据的转换，b54acs164245s负责1553b总线的5v电平信号和fpga的3.3v电平信号之间的转换。b65170s6rh的电路原理图如图15所示，3片b54acs164245s的电路原理图如图16、图17、图18所示。图16中的地址总线fpga_61580_a0～fpga_61580_a15与图10中的相同标号对应相连，图17中的控制信号fpga_61580_selectn、fpga_61580_strbdn、fpga_61580_mem/regn、fpga_61580_rd、fpga_61580_mstclrn、fpga_61580_readydn、fpga_61580_intn、fpga_65170_rtad0、fpga_65170_rtad1、fpga_65170_rtad2、fpga_65170_rtad3、fpga_65170_rtad4、fpga_65170_rtadp与图10中的相同标号对应相连，图17中的数据总线fpga_61580_d0～fpga_61580_d15与图10中的相同标号对应相连。图16中的地址总线61580_a0～61580_a15与图15中的相同标号对应相连，图17中的控制信号61580_selectn、61580_strbdn、61580_mem/regn、61580_rd、61580_mstclrn、61580_readydn、61580_intn、61580_rtad0、61580_rtad1、61580_rtad2、61580_rtad3、61580_rtad4、61580_rtadp与图15中的相同标号对应相连，图17中的数据总线61580_d0～61580_d15与图15中的相同标号对应相连。61580_clk为晶振输入时钟，时钟频率为16mhz。

lvds接口8负责传送任务管理板处理后的回波数据给卫星管理平台。lvds接口8由1片lvds驱动器ds90lv031a和1片lvds接收器ds90lv032a组成，lvds采用8b/10b编码，通信速率为100mbps。图19为ds90lv031a的电路原理图。图20为ds90lv032a的电路原理图。图19中的data1、data2、data3、data4与图10中相同标号对应相连，图20中的bdata1、bdata2、bdata3、bdata4与图10中相同标号对应相连。data1、data2、data3、data4为4路发送数据线，bdata1、bdata2、bdata3、bdata4为4路接收数据线。lvds驱动器差分输出信号的正端和负端分别串联100ω电阻，lvds接收器差分输入信号的正端和负端分别串联1k电阻，用来隔离故障和保护lvds接收器免遭瞬态高压的损坏。

rs422接口9负责接收卫星管理平台的秒脉冲信号及传送测高数据给卫星管理平台。rs422接口9由1片rs422驱动器ds26lv31w和1片rs422接收器ds26lv32w组成。图21是ds26lv31w的电路原理图，图22是ds26lv32w的电路原理图。图21中的rs422-clk、rs422-data1、rs422-cp与图10中相同标号对应相连，图22中的rs422-data2、rs422-rd与图10中相同标号对应相连。其中，rs422-clk为同步时钟线、rs422-data1为发送数据线，rs422-cp为发送握手信号，rs422-data2为接收数据线，rs422-rd为接收握手信号。rs422驱动器差分输出信号的正端和负端分别串联56ω电阻，rs422接收器差分输入信号的正端和负端分别串联1k电阻，用来隔离故障和保护rs422驱动器免遭瞬态高压的损坏。不用的输入引脚都串联10k电阻连接到gnd，以保证输出固定电平。

电源模块11输出vcc0(+5v)、vcc1(+3.3v)、vcc2(+1.8v)、vcc3(+2.5v)、vcc4(+1.2v)、vcc5(+1.0v)共六种电压值，mcu处理器1的工作电压为+3.3v和+1.8v，fpga控制器5的工作电压为+3.3v、+2.5v、+1.2v和+1.0v，程序存储器2、数据存储器a3、校验存储器4、光纤接口6、lvds接口8、rs422接口9、数据存储器b10的工作电压均为+3.3v，1553b接口7的工作电压为+5v和+3.3v。其中，+5v电压由高电流、低压差ldo芯片msk5230-5.0h产生，+3.3v电压由高电流、低压差ldo芯片msk5232-3.3hg产生，+1.8v电压由高电流、低压差ldo芯片msk5232-1.8h产生，+2.5v电压由高电流、低压差ldo芯片msk5232-2.5hg产生，+1.2v电压由高电流、低压差ldo芯片msk5251-1.2h产生，+1.0v电压由高电流、低压差ldo芯片msk5251-1.0h产生。

在本实施例中，程序存储器2、数据存储器a3、校验存储器4、数据存储器b10的存储容量，光纤接口6、1553b接口7、lvds接口8、rs422接口9的数量均可以根据实际需要进行扩展或备份，以满足不同功能雷达的设计需要。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。