一种基于单电子晶体管的忆阻突触脉冲神经网络电路设计方法与流程

本发明属于脉冲神经网络和电子信息科学领域，涉及单电子晶体管运用、忆阻突触电路设计与仿真实现，特别是脉冲神经网络的设计及运用。

背景技术

人脑是一个低功耗，高速并行处理系统，与此同时，人脑还有一定的容错率。因此，如果将这些特性运用于人工智能，则将会极大促进人工神经网络发展。在传统的神经网络中，连续信号被当作信号传输形式，然而，连续信号却不能有效的模拟生物神经系统的某些特性，比如：复杂分类和模式识别、自适应学习、输出预测等。因此，第三代神经网络即脉冲神经网络应运而生，脉冲神经网络有许多的计算模型和硬件模型，同时，神经元运用脉冲处理信息，这一点和生物系统相同。

人脑是一个庞大的系统，有10¹⁴数量级和10¹⁰数量级的突触和神经元，这就对制作人工突触及神经元器件的尺寸和功耗提出了严格的要求。忆阻器作为第四种基本元件于1971年被蔡少棠提出，并于2008年由惠普实验室成功制造出来。忆阻器具有记忆功能，能够记住流经过的电荷，这与突触的功能相类似，更重要的是，忆阻器同时具备低功耗及纳米级尺寸，这就让忆阻器成为了仿人工突触的基本器件。单电子晶体管也是一种纳米级器件，也具有低功耗的特定性，同时，由于其门极电压线性变化而产生的库伦震荡脉冲，与脉冲神经元产生的脉冲十分相识，因此，可以使用单电子晶体管制作脉冲神经元。

技术实现要素：

本发明的目的是提出一种基于单电子晶体管的忆阻突触脉冲神经网络电路设计方法。

为了实现单电子晶体管脉冲神经元和忆阻突触，本发明首先改进了忆阻突触结构，并提出了新的忆阻窗函数，使该忆阻突触具有线性性质，便于简化权值控制。其次，确定单电子晶体管模型，并设置合适的参数，基于该单电子晶体管，设计出脉冲神经元。最后基于单电子晶体管脉冲神经元和忆阻突触构建脉冲神经网络，并验证其性能。

本发明所述的一种基于单电子晶体管的忆阻突触脉冲神经网络电路设计方法，包括以下步骤：

(s1)在反向串联惠普线性忆阻突触模型上，改进和优化忆阻突触结构，去掉该突触中与忆阻并联的开关，同时在两个忆阻反向连接处连接上一个串联的n沟道mos场效应晶体管和p沟道mos场效应晶体管，便于突触权值更新及增强神经元之间的联系。

(s2)设计新的忆阻窗函数：

f(x)＝stp(-sign(i)·x+stp(i))

其中，x变量为忆阻模型中掺杂比例，i为流经忆阻的电流。

stp为阶跃函数，其表达式为：

sign为符号函数，其表达式为：

并将新的忆阻窗函数f(x)运用到步骤(s1)中的忆阻模型中，提高忆阻突触的线性控制性能。

(s3)确定单电子晶体管的模型，并调整其参数，使其产生的库伦震荡脉冲与生物神经元脉冲具有相似的频率及幅度。

(s4)设计基于步骤(s3)中的单电子晶体管的脉冲神经元电路，使之可以收集并产生脉冲。

(s5)基于步骤(s2)中忆阻突触和步骤(s4)中单电子晶体管的脉冲神经元设计脉冲神经网络，并用pspice(simulationprogramwithintegratedcircuitemphasis)仿真验证该网络的性能。

进一步地，本发明的具体步骤如下：

步骤1：改进忆阻突触结构。

根据现有的反向串联惠普线性忆阻突触模型(如图1所示)，去掉该突触中与忆阻并联的开关，同时在两个忆阻反向连接处连接上一个串联的n沟道mos场效应晶体管和p沟道mos场效应晶体管，以增强控制能力。改进后的忆阻突触如图2所示。其惠普线性忆阻模型为：

m(t)＝ronx(t)+roff(1-x(t))(1)

v(t)＝m(t)*i(t)(3)

其中，m(t)忆阻值，ron和roff分别为忆阻最小和最大值，x(t)为忆阻模型中掺杂比例，为常系数，uv为离子漂移系数，d为忆阻长度。

步骤2：设计新的忆阻窗函数。

为了解决惠普线性忆阻的端溢出(terminaloverflow)及端锁效应(terminallock)，并且增加忆阻突触的线性性能，以便突触权值调节，设计窗函数如下：

f(x)＝stp(-sign(i)·x+stp(i)))(4)

其中，x变量为忆阻模型中掺杂比例，i为流经忆阻的电流。

stp为阶跃函数，其表达式为：

sign为符号函数，其表达式为：

绘制该窗函数图像如图3所示。将窗函数应用于步骤1中的忆阻模型中，即将(2)式改成：

用pspice绘制加窗数后的忆阻突触电路如图4所示，根据串联电路分压原理，该突触的权值可以表示为m1和m2为图4中构成突触忆阻的阻值。

步骤3：设置单电子晶体管模型和参数。

图5为单电子晶体管spice(simulationprogramwithintegratedcircuitemphasis)等效模型。图中g1为单电子晶体管的内部等效电流，e1为单电子晶体管的等效岛电压，通过合适的内部参数设置得到g1和e1。在恒定的源极电压vs，线性变化的门极电压vg1和vg2接地的情况下，单电子晶体管的内电阻rs和rd与输出电压脉冲vd幅度有关；同时，门电容cg1与输出脉冲vd形状和频率有关。通过设置合适的内电阻及门电容，在恒定的源极电压vs，线性变化的门极电压vg1及vg2接地的情况下，单电子晶体管漏极的输出电压脉冲vd如图6所示。

步骤4：设计单电子晶体管的脉冲神经元电路。

由于rc电路具有充放电效应，基于步骤3利用rc电路当作神经元的脉冲收集部分。同时，设置脉冲神经元的激活阈值电压vt，并将lm219作为阈值比较器，以比较rc电路电压。当rc电压大于阈值电压vt时，lm219输出高电平激活单电子晶体管，则神经元输出脉冲；当rc电压小于阈值电压vt时，lm219无输出，则整个神经元无脉冲输出。由于比较器输出电压较大，不能直接用于驱动单电子晶体管，所以在比较器输出接一个n沟道mos场效应晶体管t1进行电压转换。单电子晶体管的驱动能力较低，所以在其漏极输出接一个n沟道mos场效应晶体管t2增大驱动能力，以驱动下一级突触。基于单电子晶体管的脉冲神经元的pspice电路图如图7所示。

步骤5：设计基于单电子晶体管的忆阻突触脉冲神经网络电路。

利用步骤4的脉冲神经元及步骤2中的忆阻突触按照电路图中所示的端口标号进行连接，并加入如图8所示的反馈电路，则构成了基于单电子晶体管的忆阻突触的脉冲神经网络，如图9所示。该网络由4个脉冲神经元构成，即3个突触前神经元(n1，n2，n3)和1个突触后神经元(n4)，这些神经元由3个忆阻突触(s14，s24，s34)连接。

本发明的特点在于：通过对惠普忆阻突触的改进，提高了忆阻突触的控制能力，同时对该忆阻模型运用了新的窗函数，增强该忆阻突触权值的线性调节能力，单个忆阻值(m1，m2)为线性，则该突触权值也为线性，所以突触权值更新为线性过程，简化了权值调节。其次，基于调整参数后的单电子晶体管建立了脉冲神经元模型，简化了神经元的结构。最后，利用所提出的忆阻突触和单电子晶体管脉冲神经元建立了脉冲神经网络，并利用pspice在本发明中的脉冲神经网络上实现了联想记忆建立、联想记忆遗忘、联想记忆再建、联想记忆转移等功能。

附图说明

图1为现有的反向串联惠普线性忆阻突触模型。

图2为本发明改进忆阻突触模型。

图3为本发明中提出的新的窗函数图像。(a)为忆阻电流i＞0时窗函数图像，(b)为忆阻电流i≤0时窗函数图像。

图4为本发明中改进后的加窗函数的忆阻突触pspice电路示意图。其中，t1，t2分别为n沟道mos场效应晶体管和p沟道mos场效应晶体管；忆阻m1和m2的端口1，2，3分别为电流输入端(plus)，电流输出端(minus)，忆阻值测量端(memristance)；r1和r2为下拉电阻便于端口3忆阻值测量。

图5为单电子晶体管spice模型。其中，白色电压源vs，vd，vg1，vg2为单电子晶体管模型的外部电压，灰色源g1，e1为单电子晶体管模型的内部源；g1为单电子晶体管的内部等效电流源，e1为单电子晶体管的等效岛电压；c1，c2别分为源极电容和漏极电容，cg1和cg2为门极电容。

图6为本发明中单电子晶体管输出电压脉冲。

图7为本发明中基于单电子晶体管的脉冲神经元pspice电路。其中，t1和t2为两个相同的nmos管，v1为线性变化的电压源，vcc为固定电压源。

图8为本发明中用于脉冲神经网络的反馈电路，其中反馈正电压vp为1.5v，反馈负电压vn为-1.5v；t1，t2及t3为阈值为1v的n沟道场效应晶体管，t4为阈值为-1v的p沟道场效应晶体管。

图9为本发明中基于单电子晶体管的忆阻突触脉冲神经网络pspice电路。其中，n字母开头的表示基于单电子晶体管的脉冲神经元，即图6电路；m字母开头的表示忆阻；s字母表示忆阻突触，即图4电路；f字母开头的为反馈电路，即图7电路。

图10为本发明中该脉冲神经网络的各层神经元的输出。n1output，n2output，n3output，n4output分别为n1神经元输出，n2神经元输出，n3神经元输出，n4神经元输出；建立、遗忘、再建、转移分别代表联想记忆建立、联想记忆遗忘、联想记忆再建、联想记忆转移。

具体实施方式

以下将结合附图对本发明作进一步详细描述。

实施例1：基于单电子晶体管的忆阻突触脉冲神经网络pspice仿真电路参数设置。

设置图7中单电子脉冲神经元参数。c1和r1构成脉冲收集电路，其值分别为50uf和10mω，r3，r4及r5设为10mω，r2为10kω。由于单电子晶体管驱动能力较弱，所以将场效应管t2的栅极接单电子晶体管漏极以驱动下一级忆阻突触，并设置其阈值为0v；当神经元处于静息状态时，为了防止比较器lm219的噪声电压误触发场效应管t1，影响单电子晶体管的状态，所以应将t1的阈值应设为较大值(不大于比较器最大输出电压5v)，本发明中t1的阈值设为1v。vcc为5mv，v1为电压变化率为0.25v/s的线性门电压。

设置图9中忆阻器模型的参数，本设计中各忆阻模型类型一致，其基本参数如表1所示：

表1忆阻器模型参数

ron和roff分别为最小和最大忆阻值，uv为忆阻器中离子的迁移速率，d为忆阻器长度。同时，图9中各忆阻器初值如表2所示：

表2各忆阻器初值

结合表2和图9中各突触中忆阻连接情况，根据串联分压原理可得，仅s24(m3和m4组成，)为大权值突触，其余突触皆为小权值突触生物神经网络中的固定大权值突触连接强度不易更改，所以电路中省略了反馈信号对突触s24的影响，略去了图9中s24的反馈电路，仅留下s14和s34的反馈电路(划线框中f14和f34)。

经过以上步骤即完成了基于单电子晶体管的忆阻突触脉冲神经网络pspice仿真电路的参数设置。

实施例2：基于单电子晶体管的忆阻突触脉冲神经网络的联想记忆仿真。

为了验证该脉冲神经网络的功能，在图9所示脉冲网络上进行联想记忆建立、联想记忆遗忘、联想记忆再建、联想记忆转移等功能。设置各个突触前神经元(n1，n2，n3)的状态，如表3所示。

表3各突触前神经元状态

其中，当某个神经元状态为“y”时，则对该神经元中的单电晶体管的源极输入幅度为5mv，持续时间为0.6s的电压，表示该神经元兴奋0.6秒；当为“n”时，表示该神经元处于静息状态，即不输入任何电压。同时，根据赫布学习规则，如果两个神经元同时被激发则两个神经元之间的联系会被强化(学习)，反之，如何两个神经元总是不能同步激发，则两个神经元之间的联系会越来越弱(遗忘)。当根据上述规则，则整个电路中各阶段的突触前神经元的状态设计如表3所示，整个仿真过程持续时间为7.2s。

本设计中的脉冲神经网络突触前后神经元(n1，n2，n3，n4)的输出脉冲情况如图10所示，相应地，表4列出了神经元的各阶段的状态。

表4神经元状态各阶段状态

结合图10和表4，仿真中各神经元状态解释如下：

(1)阶段1-3为网络的测试阶段，即各阶段仅有一个突触前神经元被激活，且仅当n2处于激活状态时，突触后神经元n4才响应，这与开始设置s2为是固定大权值突触是相符的。同时也说明了，只要两个神经元之间的突触权值足够大，则突触前神经元就可以激活突触后神经元；

(2)阶段4为神经元n1的联想记忆建立过程，同时激活神经元n1和n2，神经元n4有输出。

(3)阶段5为神经元n1的联想记忆测试，仅激活神经元n1，神经元n4有输出，表明了神经元n1的联想学习成功；

(4)阶段6为神经元n1的联想记忆遗忘过程，仅激活神经元n2，神经n4输出。

(5)阶段7为联想记忆测试，再次仅激活神经元n1，此时神经元n4无输出，表明神经元n1的联想记忆遗忘，验证了阶段6的联想记忆遗忘过程；

(6)阶段8为神经元n1的联想记忆再建，再次重复阶段4的联想记忆建立过程，n4仍有输出。

(7)阶段9为联想记忆测试，仅激活神经元n1，而神经元n4有输出，表明n1的联想记忆再次成功建立；

(8)阶段10为了联想记忆转移，同时只激活n2和n3，神经元n4有输出；

(9)阶段11和阶段12为联想记忆测试，从表4和图10可知，n1无法激活n4而n3可以激活n4，说明联想记忆已经由n1转移到n3。

以上仿真结果表明，所提出基于单电子晶体管的忆阻突触脉冲神经网络电路设计方法是可行和有效的，能够有效的根据赫布学习规则进行学习。