一种高速数据实时交换处理装置的制作方法

本实用新型涉及信号采集与交换技术领域，具体涉及一种高速数据实时交换处理装置。

背景技术：

在高速数据采集应用中，一般的数据传输系统存在数据堵塞，速度慢，尤其在一些实时控制场合，实时算法需要快速获取数据，采用中断或查询等方式都不能满足要求，通常都需要一个读取接口，一方面需要通过一个端口高速写入数据中间缓存单元，另一个端口则高速读取缓存单元数据，如何实现灵活快速实时不影响系统性能的数据传输手段是必须要解决的问题。

技术实现要素：

为解决上述缺陷，本实用新型的目的在于提供一种高速数据实时交换处理装置，能够在不影响系统性能时，实现灵活快速实时的数据传输，解决对于高实时性要求场合下的数据交换问题。

为实现上述目的，本实用新型采用的技术方案是：一种高速数据实时交换处理装置，包括数据采集解析器、输入缓存器、信号冲突处理器、中间缓存器及输出缓存器，所述数据采集解析器分别与输入缓存器和信号冲突处理器连接，所述输入缓存器分别与第一控制开关、中间缓存器、第二控制开关及输出缓存器连接，所述输出缓存器与总线处理器连接，且所述输出缓存器传递数据信号Data至总线处理器，所述信号冲突处理器分别与第一控制开关、第二控制开关连接，所述信号冲突处理器与所述总线处理器之间实现读取信号读信号RD和忙信号Busy的互通；

工作时，所述数据采集解析器采集并解析原始高速位流数据，解析后的高速数据传输至输入缓存器，输出的准备好信号Ready标志经过信号冲突处理器的处理后，产生信号导通第一控制开关，将高速数据传输至中间缓存器，上位机通过总线处理器读取中间缓存器的数据，在信号冲突处理器的处理后，产生信号导通第二控制开关，导通后中间缓存器中的数据传输给输出缓存器，输出缓存器在总线读取控制下安装字长度分时读出。

进一步地，所述信号冲突处理器根据中间缓存器接收信号和读取信号的先后顺序，能够实现对缓存更新和缓存读取两个操作的协调处理，避免同时操作，保证系统的实时性。

中间缓存器在每次采集到新数据和输出新数据时需申请信号，若在信号冲突处理器的协调下不能立即进行中间缓存，则在缓存读取操作完成后即补充检测进行，以避免漏数。

本实用新型中的信号冲突处理器的作用是防止缓存的高速更新和中间缓存的读取在同时刻进行，同时还要保证系统的实时性；本实用新型采用三级缓存和一个信号冲突处理交换逻辑实现高速数据的实时中间缓存，并在总线控制下实时读取缓存数据，采用大规模可编程逻辑实现，实时性高，可灵活扩展；在高速数据采集应用中的实时控制场合，实时算法能够快速、准确、不遗漏的获取高速采集到的数据，此种数据交互方法简单、高效、灵活，能够实现灵活快速实时的数据传输，而且不影响系统性能。

附图说明

下面结合附图及实施例，对本实用新型的结构和特征作进一步描述。

图1是本实用新型的工作原理示意图。

图2是本实用新型中高速数据在正常交互时的流程图。

图3是本实用新型中高速数据在交互发生冲突时的A情形示意图。

图4是本实用新型中高速数据在交互发生冲突时的B情形示意图。

图5是本实用新型中高速数据在交互发生冲突时的C情形示意图。

图6是本实用新型采用FPGA设计缓存处理单元应用在控制系统的实施例。

具体实施方式

参看附图1为本实用新型的一种实施例，公开了一种高速数据实时交换处理装置，包括数据采集解析器U0、输入缓存器B0、信号冲突处理器U1、中间缓存器B1及输出缓存器B2，所述数据采集解析器U0分别与输入缓存器B0和信号冲突处理器U1连接，所述输入缓存器B0分别与第一控制开关K1、中间缓存器B1、第二控制开关K2及输出缓存器B2连接，所述输出缓存器B2与总线处理器连接，且所述输出缓存器B2传递数据信号Data至总线处理器，所述信号冲突处理器U1分别与第一控制开关K1、第二控制开关K2连接，所述信号冲突处理器U1与所述总线处理器之间实现读取信号读信号RD和忙信号Busy的互通；

工作时，所述数据采集解析器U0采集并解析原始高速位流数据，解析后的高速数据传输至输入缓存器B0，输出的准备好信号Ready标志经过信号冲突处理器U1的处理后，产生信号C1导通第一控制开关K1，将高速数据传输至中间缓存器B1，上位机通过总线处理器读取中间缓存器B1的数据，在信号冲突处理器U1的处理后，产生信号C2导通第二控制开关K2，导通后中间缓存器B1中的数据传输给输出缓存器B2，输出缓存器B2在总线读取控制下安装字长度分时读出。

进一步地，所述信号冲突处理器U1根据中间缓存器B1接收信号和读取信号的先后顺序，能够实现对缓存更新和缓存读取两个操作的协调处理，避免同时操作；

中间缓存器B1在每次采集到新数据和输出新数据时需申请信号，若在信号冲突处理器U1的协调下不能立即进行中间缓存，则在缓存读取操作完成后即补充检测进行，以避免漏数。

参看附图2是系统在没有发生冲突情况下，中间缓存更新和缓存读取在不同时刻，此时的数据交互流程，其中，数据采集解析器U0解析出有效数据后在T0时刻更新数据输入缓存，在T1时刻产生Ready信号，在信号冲突处理器U1的控制下T2时刻更新缓存B1,读信号RD信号在T3时刻到来，在T4时刻数据输出到缓存器B2。

附图3-图5表示高速数据在交互发生冲突时的三种实施例，分别代表发生冲突时有三种情景：

A情景：读信号起始有效边沿早于缓存更新信号起始边沿T5，其结束边沿早于缓存更新定义时间段内最后一个系统时钟T7，此时更新缓存操作等待读信号无效后，立即在T6时刻和T7时刻内产生C1信号，导通控制第一控制开关K1，补充进行中间缓存更新；

B情景:读信号起始有效边沿早于缓存更新信号起始边沿T5，但其结束边沿在缓存更新定义时间段内最后一个系统时钟T7之后，此时缓存更新操作等待读信号结束后T6时刻产生C1信号，导通控制第一控制开关K1，进行中间缓存补充更新；

C情景:读信号起始有效边沿晚于缓存更新信号起始边沿T5,读信号结束边沿早于T7时刻，此时信号冲突处理器（U1）在”CLK”时钟信号控制下产生忙信号Busy，随后产生C1信号，控制第一控制开关K1进行中间缓存的更新，上位机控制器根据忙信号Busy自动延时检测，等待正在进行的缓存更新操作完毕后，在T8时刻产生信号C2，控制第二控制开关K2，将中间缓存数据输出至输出缓存中。

附图6中，根据方法原理采用FPGA设计缓存处理单元，并且在控制系统中成功应用，其中缓存处理单元的输入系统时钟“CLK”时钟周期10ns, 输入数据包括角度数据和数据标志信号，与上位机端之间通过总线进行连接，实现一路角度数据与上位机之间的高速可靠交换，该路的交换速率4KHZ，通过验证，采用基于信号冲突处理交换逻辑实现的冲突检测规避和延迟补偿机制，解决对高实时性要求场合下数据交换难题，可采用大规模可编程逻辑实现，实时性高，并可灵活扩展。

本实用新型的实施例采用三级缓存和一个信号冲突处理交换逻辑实现高速数据的实时中间缓存，并在总线控制下实时读取缓存数据，采用大规模可编程逻辑实现，实时性高，可灵活扩展。在高速数据采集应用中的实时控制场合，实时算法能够快速、准确、不遗漏的获取高速采集到的数据，此种数据交互方法简单、高效、灵活，能够实现灵活快速实时的数据传输，而且不影响系统性能；本实用新型实施例中的信号冲突处理器的作用是防止缓存的高速更新和中间缓存的读取在同时刻进行，同时还要保证系统的实时性。

以上所描述的仅为本实用新型的较佳实施例，上述具体实施例不是对本实用新型的限制，凡本领域的普通技术人员根据以上描述所做的润饰、修改或等同替换，均属于本实用新型的保护范围。