一种基于钛氧化物忆阻器的基本逻辑门电路的制作方法

本实用新型涉及微电子器件技术领域，具体涉及一种基于钛氧化物忆阻器的基本逻辑门电路。

背景技术：

当前，以晶体管为主体器件构建的逻辑电路得到了广泛应用。在过去的几十年，采用 CMOS工艺的超大规模集成电路制造行业一直专注于晶体管尺寸的缩小，通过缩小晶体管尺寸实现芯片性能的提升。然而，尺寸愈小，器件的故障率也愈高，当半导体工艺特征尺寸缩小至22nm时，器件中的载流子会因为“短沟道效应”而严重的影响晶体管的功能。忆阻器具有克服上述问题的特质，由于忆阻器在外加偏置切断的情况下可以记忆其阻抗状态，因此，忆阻器完成一次完整的逻辑运算应包含两个步骤，其中之一是施加偏置下的写状态，另一个是切断偏置下的读状态。但是在忆阻器在读状态下的信号会改变忆阻器阻抗状态，为了不改变忆阻器的阻抗状态，因此，需要一种电压比较单元来传递忆阻器阻抗状态。

技术实现要素：

本实用新型所要解决的技术问题是：忆阻器在施加偏置下的读状态下的信号会改变忆阻器阻抗状态的问题，本实用新型提供了解决上述问题的一种基于钛氧化物忆阻器的基本逻辑门电路。

本实用新型通过下述技术方案实现：

一种基于钛氧化物忆阻器，所述忆阻器包括有可变电阻、电压源VCVS、电感器Lmem、电感器内阻Rseries和电流源CCCS，所述电压源VCVS连接于可变电阻的两端，所述电感器 Lmem和电感器内阻Rseries串联且与所述电压源VCVS并联，所述可变电阻包括第一电介质层、第二电介质层和金属电极，所述第一电介质层与第二电介质层串联，所述金属电极连接于串联的第一电介质层和第二电介质层的两端，所述电压源连接于所述金属电极的两端。

本实用新型的原理为：所述忆阻器包括有可变电阻、电压源VCVS、电感器Lmem、电感器内阻Rseries和电流源CCCS组成，其中电压源VCVS受控于端点可变电阻之间的电压，电流源CCCS的电流值由电感器电流值iLmem及电流源CCCS两端电压值Vmem(t)所决定，采用 PSPICE 10.5的仿真软件对构建的忆阻器模型进行仿真验证，经过仿真结果表明，所构建的忆阻器模型与可变电阻模型一致，可以准确描述忆阻器理论特性，其中可变电阻是由第一电介质层、第二电介质层和金属电极组成，第二电介质层等同于可变电阻Rundoped，第一电介质层等同于可变电阻Rdoped，金属铂电极等同于阻抗为0的理想电极，第一电介质层和第二电介质串联组成忆阻器阻抗RM。本实用新型的设计具有结构简单，体积小，功耗低，解决了元器件越小，故障了越高的问题，且本设计结构稳定，还可用于实现逻辑门电路的功能既能够丰富电路的形式。

进一步地，所述电感器Lmem的电感值为1H，所述电感器Lmem的电压值与电感器的电流值为关于时间t的微分。由于对于任意电感器而言，其电感值L，磁通量及电流i满足关系式：因此当电感值为1H时，对等式(1)两端同时关于时间t进行微分得到 (2)，V(t)即为电感器Lmem的电压。

进一步地，所述第一电介质为掺杂二氧化钛TiO2-X材料，所述第二电介质为非掺杂二氧化钛TiO2材料，所述金属电极为金属铂电极。

进一步地，所述忆阻器中电流由正极流向负极时，忆阻器阻抗逐渐减小，所述忆阻器中电流由负极流向正极时，忆阻器阻抗状态逐渐增大。因为掺杂二氧化钛TiO2-X材料的那一半带正电，电流通过时电阻比较小，而且当电流从掺杂二氧化钛TiO2-X材料的一边通向正常的一边时，在电场的影响之下缺氧的掺杂二氧化钛TiO2-X材料的一侧会逐渐往正常的一侧游移，使得以整块材料来言，掺杂二氧化钛TiO2-X材料的部份会占比较高的比重，整体的电阻也就会降低。反之，当电流从非掺杂二氧化钛TiO2材料的一侧流向掺杂二氧化钛TiO2-X材料的一侧时，电场会把缺氧的掺杂二氧化钛TiO2-X材料从回推，电阻就会跟着增加。

进一步地，所述第一电介质层和第二电介质层的总长度为D，所述第一电介质层的长度为w，所述第二电介质层的长度为D-w。当第一电介质层的的长度w＝D时，忆阻器的阻值最小，当第一电介质层的的长度w＝0时，忆阻器的阻值最大。

进一步地，所述忆阻器有导通和截止两种状态。当忆阻器的阻值为最大值是即为截止状态，否则为导通状态。

一种基本逻辑门电路，其特征在于，所述基本逻辑门电路为逻辑与门电路或/和逻辑或门电路或/和逻辑非门电路，所述逻辑与门电路或/和逻辑或门电路或/和逻辑非门电路中至少包括所述的一个忆阻器。将上述的忆阻器和逻辑门电路结合，可实现逻辑门电路的基本功能，既能够丰富电路的形式，更有可能为逻辑电路的实现方式参考方向。

进一步地，当所述基本逻辑门电路为逻辑与门电路，所述逻辑与门电路包括有两个忆阻器，参考电阻Rref、运算放大器OP、参考电压Vref、分压电阻R1和分压电阻R2，两个所述忆阻器分别为第一忆阻器M1和第二忆阻器M2，所述参考电阻Rref一端为输入端in，所述参考电阻Rref的另一端分别与第一忆阻器M1和第二忆阻器M2的正极连接，所述第一忆阻器M1和第二忆阻器M2的负极端为端点c和端点d，所述参考电阻Rref与第一忆阻器M1的连接点处设有端点b，所述参考电阻Rref与第二忆阻器M2的连接点处通过导线与运算放大器OP的正极输入端连接，所述运算放大器OP的负极输入端连接参考电压Vref的正极，所述参考电压Vref的负极接地，所述运算放大器OP的输出端连接分压电阻R1，所述分压电阻R1与分压电阻R2，所述分压电阻R2的另一端接地，所述分压电阻R1与分压电阻R2设有输出端out。

进一步地，当所述基本逻辑门电路为逻辑或门电路，所述逻辑或门电路包括有两个忆阻器，参考电阻Rref、运算放大器OP、参考电压Vref、分压电阻R1和分压电阻R2，两个所述忆阻器分别为第一忆阻器M1和第二忆阻器M2，所述参考电阻Rref一端为输入端in，所述参考电阻Rref的另一端分别与第一忆阻器M1和第二忆阻器M2的负极连接，所述第一忆阻器M1和第二忆阻器M2的正极端为端点c和端点d，所述参考电阻Rref与第一忆阻器M1的连接点处设有端点b，所述参考电阻Rref与第二忆阻器M2的连接点处通过导线与运算放大器OP的负极输入端连接，所述运算放大器OP的正极输入端连接参考电压Vref的正极，所述参考电压Vref的负极接地，所述运算放大器OP的输出端连接分压电阻R1，所述分压电阻R1与分压电阻R2，所述分压电阻R2的另一端接地，所述分压电阻R1与分压电阻R2设有输出端out。

进一步地，当所述基本逻辑门电路为逻辑非门电路，所述逻辑非门电路包括有忆阻器M，参考电阻Rref、运算放大器OP、参考电压Vref、分压电阻R1和分压电阻R2，所述参考电阻Rref一端为输入端in，所述参考电阻Rref的另一端分别与忆阻器M的正极和运算放大器OP的负极输入端连接，所述忆阻器M的负极端为端点c，所述参考电阻Rref与忆阻器M的连接点处设有端点b，所述运算放大器OP的负极输入端连接参考电压Vref的正极，所述参考电压Vref的负极接地，所述运算放大器OP的输出端连接分压电阻R1，所述分压电阻R1与分压电阻R2，所述分压电阻R2的另一端接地，所述分压电阻R1与分压电阻R2设有输出端out。

本实用新型具有如下的优点和有益效果：

1、本实用新型的设计具有结构简单，体积小和功耗低的特点，还解决了元器件越小，故障了越高的问题，且本设计结构稳定，出故障概率低。

2、本实用新型将忆阻器和逻辑门电路结合，还可实现逻辑门电路的功能，既能够丰富电路的形式，更有可能为逻辑电路的实现方式参考方向。

附图说明

此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：

图1为本实用新型的钛氧化物忆阻器可变电阻模型示意图。

图2为本实用新型的钛氧化物忆阻器SPICE电路模型示意图。

图3为本实用新型的钛氧化物忆阻器模型V-I特性仿真结果示意图。

图4为本实用新型的忆阻器阻抗状态读写信号示意图。

图5为本实用新型的基于钛氧化物忆阻器的逻辑与门电路结构图。

图6为本实用新型的基于钛氧化物忆阻器的逻辑或门电路结构图。

图7为本实用新型的基于钛氧化物忆阻器的逻辑非门电路结构图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。

实施例1

如图1至图3所示，一种基于钛氧化物忆阻器，所述忆阻器包括有可变电阻、电压源 VCVS、电感器Lmem、电感器内阻Rseries和电流源CCCS，所述电压源VCVS连接于可变电阻的两端，所述电感器Lmem和电感器内阻Rseries串联且与所述电压源VCVS并联，所述可变电阻包括第一电介质层、第二电介质层和金属电极，所述第一电介质层与第二电介质层串联，所述金属电极连接于串联的第一电介质层和第二电介质层的两端，所述电压源连接于所述金属电极的两端。所述电感器Lmem的电感值为1H，所述电感器Lmem的电压值与电感器的电流值为关于时间t的微分。所述第一电介质为掺杂二氧化钛TiO2-X材料，所述第二电介质为非掺杂二氧化钛TiO2材料，所述金属电极为金属铂电极。图2中端点MEMin及MEMout分别表示忆阻器的两个金属铂电极，VCVS(voltage controlled voltage source)是电压控制的电压源，其电压值受控于端点MEMin及MEMout之间的电压。Lmem是电感器，其电感值为1H，Rseries是电感器内阻。CCCS(current controlled current source)是电流控制的电流源，代表图1中掺杂区域与非掺杂区域的串联阻抗，即忆阻器阻抗RM，CCCS的电流值由电感器电流值iLmem及 CCCS两端电压值Vmem(t)所决定。对于任意电感器而言，其电感值L，磁通量及电流i满足关系式：当电感值为1H时，对等式(1)两端同时关于时间t进行微分得到电感器电压等式(2)表明，当电感值为1H时，电感器电压值等于其电流值关于时间t 的微分。忆阻器掺杂区域初始长度由Lmem初始电流值表示。下面通过SPICE仿真验证所构建模型的可行性及准确性。对模型两端施加电压为V(t)＝v0sin(ωt)，其中，v0＝0.65V，ω＝2π。此外，设D＝10nm，RON＝100Ω，ROFF＝5KΩ，w0＝1nm，Rseries＝1×10^-6Ω。仿真采用的SPICE版本为PSPICE 10.5，仿真结果如图3所示。图3所示V-I特性仿真结果表明，所构建的模型与可变电阻模型一致，可以准确描述忆阻器理论特性。此外，图3表明钛氧化物忆阻器有两种阻抗状态，其中之一是导通，另一个是截止，因此，该类器件有潜力作为逻辑单元构建数字电路。

所构建的忆阻器SPICE模型代码如下：

subckt memristor MEMin MEMout Lin Lout

param D＝10N

param mju＝10F

param Ron＝100

param Roff＝5000

func Rm(w)＝{w/D*Ron+(1-w/D)*Roff}

Gmem MEMin MEMout value＝{v(MEMin,MEMout)/Rm(-I(ELmem))}

Rsmall Lout 0 1f

ELmem Lin 0value＝{mju*Ron/D*v(MEMin,MEMout)/Rm(-I(ELmem))}

ends memristor

实施例2

如图4所示，本实施例与实施例1的区别在于，Vwrite表示写阻抗状态电压，v1表示逻辑 1，-v1表示逻辑0。τ表示写阻抗状态所需时间。Vread表示读阻抗状态电压，v2表示其幅度。由于读取阻抗状态要求不改变阻抗状态，因此，读阻抗状态信号幅度远小于写阻抗状态幅度，即v2<<v1。

实施例3

如图5至图7所示，图5为逻辑与门电路，其逻辑与运算过程为：第一步，端点b接地，端点c、d接写阻抗状态电压Vwrite。经过时间τ后，M1与M2分别存储了相应的逻辑状态。第二步，端点c及d接地，端点in接读阻抗状态电压Vread，当两个忆阻器阻抗状态分别为一高一低或两个忆阻器阻抗状态均为低时，其并联阻抗为低阻抗，运算放大器同相输入端为低电压，端点out电压为负值，即逻辑0。当两个忆阻器阻抗状态均为高时，其并联阻抗为高阻抗，运算放大器同相输入端为高电压，端点out电压为正值，即逻辑1。

图6为逻辑或门电路，其逻辑与运算过程为：第一步，端点b接地，端点c、d接写阻抗状态电压Vwrite。经过时间τ后，M1与M2分别存储了相应的逻辑状态。第二步，端点c及d 接地，端点in接读阻抗状态电压Vread，当两个忆阻器阻抗状态分别为一高一低或两个忆阻器阻抗状态均为低时，其并联阻抗为低阻抗，运算放大器反相输入端为低电压，即端点out电压为正值，即逻辑1，当两个忆阻器阻抗状态均为高时，其并联阻抗为高阻抗，运算放大器反相输入端为高电压，端点out电压为负值，即逻辑0。

图7所示逻辑非门电路，逻辑非运算包括两个步骤。第一步，端点b接地，端点c接写阻抗状态电压Vwrite。经过时间τ后，忆阻器M存储了相应的逻辑状态。第二步，端点c接地，端点in接读阻抗状态电压Vread，当忆阻器阻抗状态为高时，端点b为高电压，运算放大器反相输入端为高电压，端点out电压为负值，即逻辑0。反之，当忆阻器阻抗状态为低时，端点 b为低电压，运算放大器反相输入端为低电压，端点out电压为正值，即逻辑1。

以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。