一种减小封装应力的版图设计方法与流程

本发明涉及集成电路版图设计领域，具体涉及一种减小封装应力的版图设计方法。

背景技术：

通过划片工艺后，晶圆被切割为小的晶片（die），然后将切割好的晶片用胶水贴装到相应的基板（引线框架）上，再利用超细的金属（金锡铜铝）导线或者导电性树脂将晶片的接合焊盘连接到基板的相应引脚，并构成所要求的电路，然后再对独立的晶片用塑料外壳加以封装保护即为封装。焊盘（以下均简称pad）一般是由芯片中最顶层的金属制成的，芯片中一般会有多个金属层作为导线，每个金属层之间采用通孔(via)连接。在芯片的最顶层金属上还会有一层绝缘层(材质例如为sio2或sin)对芯片起到保护作用。对于传统的pad，用于pad的金属均为整块方形，这样封装是很容易将应力往下传递从而导致pad下面的电路失效或者pad本身失效。

因此，一颗高质量的芯片从设计、制造、封装到最后的测试，每一道工序都是非常严格谨慎的，如果在封装这道工序中出了任何问题，就会很容易使芯片的良率到不到预期要求，从而直接造成经济损失。

设计工厂提供的pad一般都是常规的形状，它仅仅只是遵循了设计规则，很少考虑到后期封装时由于各种原因导致应力往芯片内部传递而使芯片失效，从而没法得到预期的设计要求，因此需要一种减小封装应力的版图设计方法，使得工程师在设计pad版图时，可以节约流片成本，提高产品良率，增加芯片集成度。

技术实现要素：

为了解决现有技术存在的不足，本发明的目的在于提供一种减小封装应力的版图设计方法，适用于dup(deviceunderpad)，本发明是针对次顶层金属进行版图处理（即均匀地挖slot）。使封装应力在传递过程中得以缓解和释放，从而更好地保护pad下面的电路以及预防pad失效的风险，更能提高芯片的集成度，降低芯片的成本。

为实现上述目的，本发明提供的减小封装应力的版图设计方法，包括以下步骤：

1）确定封装层顶层焊盘的中心区域；

2）在所述中心区域挖沟槽；

3）在未挖沟槽区域打通孔；

其中，所述通孔连接顶层金属与次顶层金属。

进一步地，所述沟槽的形状可以是八边形、圆形或者方形。

进一步地，所述沟槽的面积占单个焊盘面积的20%。

更进一步地，所述沟槽数量不少于4个，并分布于焊盘中心区域的四周。

为实现上述目的，本发明还提供一种减小封装应力的版图设计方法的装置，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的程序，所述处理器运行所述程序时执行上述的减小封装应力的版图设计方法的步骤。

为实现上述目的，本发明还提供一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述的减小封装应力的版图设计方法的步骤。

技术效果：本发明对顶层金属挖slot的方法，可以使封装应力得到一定程度的缓冲和释放，进而达到对电路以及pad的保护，从而提高了芯片封装的可靠性以及对pad下面电路的保护，此种做法不仅提高了芯片的良率，而且还降低了失效的风险，大大降低了流片的成本。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：

图1为根据本发明的减小封装应力的版图设计方法的流程图；

图2为根据本发明的实施方式的新型pad的版图平面图；

图3为根据本发明的实施方式的pad的剖面图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

图1为根据本发明的减小封装应力的版图设计方法的流程图，图2为根据本发明的实施方式的新型pad的版图平面图，图3为根据本发明的实施方式的pad的剖面图，下面将参考图1-图3，对本发明的减小封装应力的版图设计方法进行详细描述。

本发明采用对次顶层金属挖沟槽（slot），沟槽形状可以为方形，圆形或八边形，此种方法的目的是对次顶层金属进行版图处理（即均匀地挖slot）。使封装应力在传递过程中得以缓解和释放，从而更好地保护pad下面的电路以及预防pad失效的风险，更能提高芯片的集成度，降低芯片的成本。

首先，在步骤101，确定pad的中心区域。

在该步骤中，先找到pad所在的x方向和y方向的中心对称轴，两条中心对称轴的交点即为pad的中心点，用标尺把这2条对称轴标注出来，然后以这2条对称轴所构成的4个象限里，确定好要挖的slot的具体位置。

在步骤102，在中心区域挖沟槽。

在该步骤中，先在第一个象限里挖一个slot，slot的形状可以在集成电路版图软件里实现，只要确定好一个slot的形状，大小和与对称轴的间距，然后就可以在其他三个象限相互对称复制。在该步骤中，4个slot的总面积占整个pad的20%，它们相互之间的间距为它们自身的尺寸。

本发明的实施例中，slot的数量不少于4个，这些slot是有规律地分布于pad中心区域的四周，彼此的间距大小为它们自身的尺寸，这些slot必须要符合所有的设计规则。

在步骤103，在未挖沟槽区域打通孔。

在该步骤中，在未挖slot区域打满顶层金属和次顶层金属之间的通孔，保证有足够的过电流能力。

通过实验证明，在封装过程中，金属线由于外力的挤压，会产生一定的压应力，而这种力会传导至顶层金属和次顶层金属中，然后再到内部电路，让芯片内的关键电路产生变形，从而破坏重要功能。采用本发明的方法之后，可以使力在传导过程中，有适当的空间让它们得到释放，甚至最后传到电路内部时，应力逐渐减弱直至消失。

本发明还提供一种减小封装应力的版图设计方法的装置，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的程序，所述处理器运行所述程序时执行上述的减小封装应力的版图设计方法的步骤。

本发明还提供了一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述的减小封装应力的版图设计方法的步骤，所述减小封装应力的版图设计方法参见前述部分的介绍，不再赘述。

本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：

1.一种减小封装应力的版图设计方法，其特征在于，包括以下步骤：

1）确定封装层顶层焊盘的中心区域；

2）在所述中心区域挖沟槽；

3）在未挖沟槽区域打通孔；

其中，所述通孔连接顶层金属与次顶层金属。

2.根据权利要求1所述的减小封装应力的版图设计方法，其特征在于，所述沟槽的形状可以是八边形、圆形或者方形。

3.根据权利要求1所述的减小封装应力的版图设计方法，其特征在于，所述沟槽的面积占单个焊盘面积的20%。

4.根据权利要求1所述的减小封装应力的版图设计方法，其特征在于，所述沟槽数量不少于4个，并分布于焊盘中心区域的四周。

5.一种减小封装应力的版图设计方法的装置，其特征在于，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的程序，所述处理器运行所述程序时执行权利要求1-4任一项所述的减小封装应力的版图设计方法的步骤。

6.一种计算机可读存储介质，其上存储有计算机指令，其特征在于，所述计算机指令运行时执行权利要求1-4任一项所述的减小封装应力的版图设计方法的步骤。

技术总结
一种减小封装应力的版图设计方法，包括以下步骤：1）确定封装层顶层PAD的中心区域；2）在所述中心区域挖沟槽；3）在未挖沟槽区域打通孔；其中，所述通孔连接顶层金属层与次顶层金属层。本发明的减小封装应力的版图设计方法，可以使封装应力得到一定程度的缓冲和释放，进而达到对电路以及PAD的保护，从而提高了芯片封装的可靠性以及对PAD下面电路的保护，此种做法不仅提高了芯片的良率，而且还降低了失效的风险，大大降低了流片的成本。

技术研发人员：刘迎春;赖礼俊
受保护的技术使用者：成都九芯微科技有限公司
技术研发日：2019.12.04
技术公布日：2020.04.14