纹路识别模组及显示装置的制作方法

1.本技术涉及纹路识别技术领域，特别涉及一种纹路识别模组及显示装置。


背景技术：

2.有机发光显示设备具有功耗低、响应速度快、宽视角、高分辨率等优点，不仅应用领域多样化，而且显示设备逐渐向多功能化发展，例如显示设备具有多个指纹识别单元，指纹识别单元用于指纹识别。
3.现有的显示设备的指纹识别单元有待改进。


技术实现要素：

4.根据本技术实施例的第一方面，提供了一种纹路识别模组。所述纹路识别模组包括衬底、位于所述衬底上的薄膜晶体管结构层、位于所述薄膜晶体管结构层背离衬底一侧的导电层及位于所述导电层背离所述衬底一侧的至少一个第一电容极板；
5.所述纹路识别模组包括至少一个纹路识别单元，至少一个所述纹路识别单元包括所述第一电容极板、以及位于所述薄膜晶体管结构层的第一薄膜晶体管和第二薄膜晶体管；所述第一薄膜晶体管包括第一极和第二极，所述第一极被配置为接收输入信号；所述第二薄膜晶体管包括第三极和第四极，所述第三极被配置为将采集到的纹路信号输出；至少一个所述纹路识别单元中，所述第二极及所述第四极分别与所述第一电容极板电连接；
6.所述导电层包括至少一个导电结构，所述导电结构连接恒定的电信号。
7.在一个实施例中，所述导电层还包括转接部，至少一个所述纹路识别单元还包括所转接部；至少一个所述纹路识别单元中，所述第二极及所述第四极通过所述转接部与所述第一电容极板电连接。
8.在一个实施例中，至少一个所述纹路识别单元中，所述第二极及所述第四极通过不同的所述转接部与所述第一电容极板电连接。
9.在一个实施例中，至少一个所述纹路识别单元中，所述第二极及所述第四极通过同一所述转接部与所述第一电容极板电连接。
10.在一个实施例中，所述转接部与所述导电结构在一次构图工艺中形成。
11.在一个实施例中，所述纹路识别模组还包括同层设置的第一输入信号线、第二输入信号线和输出信号线，所述输出信号线位于所述第一输入信号线与所述第二输入信号线之间；所述第一输入信号线或所述第二输入信号线与所述第一极电连接，所述输出信号线与所述第三极电连接。
12.在一个实施例中，所述纹路识别模组还包括连接部，所述连接部位于所述第一输入信号线靠近所述衬底的一侧，至少一条所述第一输入信号线与至少一条所述第二输入信号线通过所述连接部电连接。
13.在一个实施例中，所述第一薄膜晶体管包括第一栅电极，所述第二薄膜晶体管包括第二栅电极，所述连接部、所述第一栅电极及所述第二栅电极在一次构图工艺中形成。
14.在一个实施例中，所述纹路识别模组还包括屏蔽层，所述屏蔽层位于所述连接部与所述输出信号线之间，所述连接部在所述衬底上的正投影与所述输出信号线在所述衬底上的正投影的交叠部分、与所述屏蔽层在所述衬底上的正投影存在交叠。
15.在一个实施例中，所述输出信号线在所述衬底上的正投影落在所述屏蔽层在所述衬底上的正投影内，和/或，所述连接部在所述衬底上的正投影落在所述屏蔽层在所述衬底上的正投影内。
16.在一个实施例中，所述第一电容极板被配置为与待识别纹路形成电容。
17.在一个实施例中，所述导电结构与所述第一极电连接，为所述第一极提供所述输入信号。
18.在一个实施例中，所述纹路识别模组还包括与所述第一电容极板相对设置的第二电容极板、以及位于所述第一电容极板与所述第二电容极板之间的光电材料层。
19.在一个实施例中，所述纹路识别模组还包括输出信号线，所述输出信号线与所述第三极电连接，所述输出信号线在所述衬底上的正投影与所述导电结构在所述衬底上的正投影存在交叠。
20.在一个实施例中，所述纹路识别模组还包括发光层，所述发光层包括多个子像素，所述第一电容极板、所述光电材料层及所述第二电容极板分别位于所述发光层靠近所述衬底的一侧。
21.在一个实施例中，所述纹路识别模组还包括发光层，所述发光层包括多个子像素，所述发光层包括第一电极、位于所述第一电极背离所述衬底一侧的发光材料层及位于所述发光材料层背离所述衬底一侧的第二电极；所述第二电容极板位于所述第一电容极板背离所述衬底的一侧；
22.所述第一电容极板与所述第一电极同层设置；所述第二电容极板与所述第二电极同层设置。
23.在一个实施例中，所述第二电容极板与所述第二电极电连接。
24.根据本技术实施例的第二方面，提供了一种显示装置，所述显示装置包括上述的纹路识别模组。
25.本技术实施例所达到的主要技术效果是：
26.本技术实施例提供的纹路识别模组及显示装置，纹路识别单元包括第一电容极板、第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管的第一极接收输入信号，第二薄膜晶体管的第三极将采集到的纹路信号输出，也即是，第一薄膜晶体管用于接收输入信号，第二薄膜晶体管用于将纹路信号输出，相对于采用一个薄膜晶体管既用来接收输入信号又用来输出纹路信号的方案来说，有助于简化对薄膜晶体管的控制，且节省了对薄膜晶体管进行输入信号与输出信号切换的时间，可增大纹路识别模组的识别速率，提升纹路识别模组的灵敏度；导电层位于薄膜晶体管结构层背离衬底的一侧，导电结构连接稳定的电信号，导电结构可避免薄膜晶体管结构层中的导电部件与位于导电层背离衬底一侧的导电部件之间的信号干扰，有助于提升采集到的纹路信号的精确性，进而提升纹路识别的精度。
附图说明
27.图1是本技术一示例性实施例提供的纹路识别模组的局部结构示意图；
28.图2是图1所示的纹路识别模组沿aa剖开得到的剖视图；
29.图3是本技术另一示例性实施例提供的纹路识别模组的局部结构示意图；
30.图4是图3所示的纹路识别模组沿bb剖开得到的剖视图；
31.图5是本技术再一示例性实施例提供的纹路识别模组的局部剖视图；
32.图6是本技术又一示例性实施例提供的纹路识别模组的局部剖视图；
33.图7是本技术再一示例性实施例提供的纹路识别模组的电路图；
34.图8是图7所示的纹路识别模组中一个纹路识别单元与处理芯片连接的电路图；
35.图9是图8所示的纹路识别单元的驱动时序图；
36.图10是本技术又一示例性实施例提供的纹路识别模组的局部剖视图；
37.图11是本技术又一示例性实施例提供的纹路识别模组的局部剖视图。
具体实施方式
38.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施例并不代表与本技术相一致的所有实施例。相反，它们仅是与如所附权利要求书中所详述的、本技术的一些方面相一致的装置和方法的例子。
39.在本技术使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本技术。在本技术和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
40.应当理解，尽管在本技术可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本技术范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在
……
时”或“当
……
时”或“响应于确定”。
41.本技术实施例提供了一种纹路识别模组及显示装置。下面结合附图，对本技术实施例中的纹路识别模组及显示装置进行详细说明。在不冲突的情况下，下述的实施例中的特征可以相互补充或相互组合。
42.本技术实施例提供了一种纹路识别模组。参见图1至图6，所述纹路识别模组100包括衬底10、位于所述衬底10上的薄膜晶体管结构层20、位于所述薄膜晶体管结构层20背离衬底一侧的导电层30、及位于所述导电层30背离衬底10一侧的至少一个第一电容极板41。
43.所述纹路识别模组包括至少一个纹路识别单元，至少一个所述纹路识别单元包括第一电容极板41、以及位于所述薄膜晶体管结构层20的第一薄膜晶体管21和第二薄膜晶体管22。所述第一薄膜晶体管21包括第一极211和第二极212，所述第一极211被配置为接收输入信号。所述第二薄膜晶体管22包括第三极221和第四极222，所述第三极221被配置为将采集到的纹路信号输出。至少一个所述纹路识别单元中，所述第二极212及所述第四极222分别与所述第一电容极板41电连接。
44.其中，第一极211与第二极212中的一个为源电极，另一个为漏电极；第三极221与第四极222中的一个为源电极，另一个为漏电极。对于第一薄膜晶体管和第二薄膜晶体管而
言，在使用极性相反的晶体管的情况下或电路工作中的电流方向变化等情况下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。例如，当第一薄膜晶体管21为n型晶体管时，第一极211为漏电极，第二极212为源电极；当第二薄膜晶体管22为n型晶体管时，第三极221为源电极，第四极222为漏电极。当第一薄膜晶体管21为p型晶体管时，第一极211为源电极，第二极212为漏电极；当第二薄膜晶体管22为p型晶体管时，第三极221为漏电极，第四极222为源电极。
45.所述导电层30包括至少一个导电结构31，所述导电结构31连接恒定的电信号。例如，导电结构31连接纹路识别模组的vdd信号、vss信号等其他恒定的信号或者导电结构31接地，但本技术不限于此。其中，导电结构连接恒定的电信号指的是，导电结构31连接的电信号的值固定不变，或者导电结构连接的电信号的值在一定范围内变动，例如导电结构连接的电信号的最大值与最小值之差小于0.05v。
46.本技术实施例提供的纹路识别模组，纹路识别单元包括第一电容极板41、第一薄膜晶体管21和第二薄膜晶体管22，第一薄膜晶体管21的第一极211接收输入信号，第二薄膜晶体管22的第三极221将采集到的纹路信号输出，也即是，第一薄膜晶体管21用于接收输入信号，第二薄膜晶体管22用于将纹路信号输出，相对于采用一个薄膜晶体管既用来接收输入信号又用来输出纹路信号的方案来说，有助于简化对薄膜晶体管的控制，且节省了对薄膜晶体管进行输入信号与输出信号切换的时间，可增大纹路识别模组的识别速率，提升纹路识别模组的灵敏度；导电层30位于薄膜晶体管结构层20背离衬底的一侧，导电结构31连接恒定的电信号，导电结构31可避免薄膜晶体管结构层中的导电部件与位于导电层30背离衬底一侧的导电部件之间的信号干扰，有助于提升采集到的纹路信号的精确性，进而提升纹路识别的精度。
47.在一个实施例中，纹路识别模组用来识别待识别的纹路，待识别的纹路包括指纹、掌纹、趾纹等，待识别纹路的部位包括手指、手掌、脚趾等。
48.在一个实施例中，衬底10可以是刚性衬底，刚性衬底的材料例如为玻璃或者金属。在另一个实施例中，衬底10也可以是柔性衬底，柔性衬底的材料可以包括pi(聚酰亚胺)、pet(聚对苯二甲酸乙二醇酯)及pc(聚碳酸酯)中的一种或多种。
49.在一个实施例中，第一薄膜晶体管21还可包括第一有源层213和第一栅电极214。第一有源层213包括沟道区215、以及位于沟道区215两侧的第一区216和第二区217。第一栅电极214位于第一有源层213背离衬底10的一侧或靠近所述衬底10的一侧，本技术实施例不对第一栅电极214的位置做限定，第一栅电极214的位置与纹路识别模组的导电层、衬底、第一电容极板的位置没有绝对的关系。第一极211与第一区216电连接，第二极212与第二区217电连接。第一薄膜晶体管21的第一栅电极214连接第一扫描线g1，第一扫描线g1向第一栅电极214提供扫描信号，控制第一薄膜晶体管21导通或截止。
50.第二薄膜晶体管22还可包括第二有源层223和第二栅电极224。第二有源层223包括沟道区225、以及位于沟道区225两侧的第三区226和第四区227。第二栅电极224位于第二有源层223背离衬底10的一侧或靠近所述衬底10的一侧，本技术实施例不对第二栅电极224的位置做限定，第二栅电极224的位置与纹路识别模组的导电层、衬底、第一电容极板的位置没有绝对的关系。第三极221与第三区226电连接，第四极222与第四区227电连接。第二薄膜晶体管22的第二栅电极224连接第二扫描线g2，第二扫描线g2给第二栅电极224提供扫描
信号，控制第二薄膜晶体管22导通或截止。第二栅电极224与第一栅电极214位于同一层，可在一次构图工艺中形成。第一有源层213与第二有源层223可位于同一层。
51.如图2及图4所示，第一栅电极214位于第一有源层213背离衬底10的一侧，且第二栅电极224位于第二有源层223背离衬底10的一侧时，薄膜晶体管结构层20还可包括位于第一有源层213与第一栅电极214之间的栅电极绝缘层51、以及位于第一栅电极214背离衬底10一侧的层间介质层52。第一极211及第二极212分别贯穿栅极绝缘层51及层间介质层52，并与第一有源层213电连接。第三极221及第四极222分别贯穿栅极绝缘层51及层间介质层52，并与第二有源层223电连接。本技术实施例不对栅极绝缘层的形状进行限定。在另一实施例中，栅极绝缘层为图形化的膜层，栅极绝缘层与第一栅电极214对应的部分在衬底上的正投影与第一栅电极214在衬底上的正投影大致重合，栅极绝缘层与第二栅电极224对应的部分在衬底上的正投影与第二栅电极224在衬底上的正投影大致重合，此时第一极211、第二极212、第三极221及第四极222贯穿层间介质层52。
52.如图5所示，第一栅电极214位于第一有源层213靠近衬底的一侧，且第二栅电极224位于第二有源层223靠近衬底的一侧时，薄膜晶体管结构层20还可包括栅极绝缘层81和绝缘层82。栅极绝缘层81位于第一有源层213与第一栅电极214之间。第一极211及第二极212分别与第一有源层213的侧部及顶部直接接触，第三极221及第四极222分别与第二有源层223的侧部及顶部直接接触。在其他实施例中，第一极及第二极与第一有源层213接触的位置也可以是其他位置，只要能保证第一极及第二极与第一有源层接触即可。绝缘层82覆盖第一极211、第二极212、第三极221及第四极222。
53.在一个实施例中，纹路识别模组100还包括输入信号线和输出信号线62。输入信号线包括第一输入信号线61。第一输入信号线61与第一薄膜晶体管21的第一极211电连接，第一输入信号线61向第一极211提供输入信号。输出信号线62与第二薄膜晶体管22的第三极221电连接，第三极221将采集的纹路信号输出至输出信号线62。
54.在一个实施例中，参见图7，纹路识别模组100的多个纹路识别单元呈矩阵排列，多个纹路识别单元排列成多行多列。图6中，第一方向x可以是行方向，第二方向y可以是列方向。同一行纹路识别单元的各个第一薄膜晶体管21的第一栅电极214可连接至同一第一扫描线g1，同一行纹路识别单元的各个第二薄膜晶体管22的第二栅电极224可连接至同一第二扫描线g2，同一列纹路识别单元的第二薄膜晶体管22的第三极221连接至同一输出信号线62。
55.在一个实施例中，纹路识别模组还包括驱动芯片，第一扫描信号线g1及第二扫描线g2分别连接至驱动芯片，驱动芯片驱动第一扫描信号线g1及第二扫描线g2提供扫描信号。
56.在一个实施例中，输出信号线62可与处理芯片860电连接。处理芯片860可以包括afe(active front end，整流回馈单元)及adc(analog-to-digital converter，模数转换器)。输出信号线62与afe的输入端电连接，afe的输出端与adc电连接。afe将输出信号线62输出的电信号进行积分并转换为电压信号，adc将afe输入的模拟信号转换为数字信号，也即是纹路图像信号。控制器根据纹路图像信号进行纹路识别。本技术实施例对处理芯片的具体结构及数据处理的过程不做限定。
57.在本技术纹路识别模组的一个实施例中，纹路识别模组如图1至图4所示，第一电
容极板41用于与待识别的纹路形成电容。纹路识别模块的工作过程如下：
58.首先，第一扫描线g1向第一薄膜晶体管21的第一栅电极214提供扫描信号，第一薄膜晶体管21导通，第一薄膜晶体管21将第一极211接收的输入信号通过第二极212输入至第一电容极板41，输入信号为电压信号，从而第一电容极板41与待识别的纹路形成电容。在该过程中第二薄膜晶体管22处于截止状态。
59.随后，第一扫描线g1停止向第一薄膜晶体管21的第一栅电极214提供扫描信号，第一薄膜晶体管21截止；同时第二扫描线g2向第二薄膜晶体管22的第二栅电极224提供扫描信号，使第二薄膜晶体管22导通，第二薄膜晶体管22将第一电容极板41与待识别的纹路之间的电容信号(也即是纹路信号)输出。进而处理芯片可接收输出信号线输出的电容信号转换为图像信号。
60.在一个实施例中，参见图1至图4，所述导电层30还包括转接部32。至少一个所述纹路识别单元还包括所转接部32。至少一个所述纹路识别单元中，所述第一薄膜晶体管21的第二极212及所述第二薄膜晶体管22的第四极222分别通过所述转接部32与所述第一电容极板41电连接。具体来说，转接部32与第一电容极板41之间设有绝缘层56，转接部32通过导电柱88与第一电容极板41电连接，导电柱88贯穿绝缘层56。
61.在一个实施例中，参见图1至图4，所述纹路识别模组还包括转接结构63，转接结构63位于薄膜晶体管结构层20与导电层30之间。至少一个纹路识别单元包括转接结构，至少一个纹路识别单元中，第二极212及第四极222分别通过转接结构63与转接部32电连接。具体来说，转接结构63与薄膜晶体管结构层20设有绝缘层53，转接结构63通过导电柱87与第二极212及第四极222电连接，导电柱87贯穿绝缘层53；转接结构63与转接部32之间设有绝缘层54和绝缘层55，转接结构63通过导电柱86与转接部32电连接，导电柱86贯穿绝缘层54和绝缘层55。在其他实施例中，转接结构63与转接部32之间可仅设置一层绝缘层，或者设置两层以上绝缘层。也即是，第二极212及第四极222分别依次通过导电柱87、转接结构63及导电柱86、转接部32及导电柱88与第一电容极板41电连接。
62.若不设置转接部32及转接结构63，则第二极212及第四极222在通过贯穿绝缘层(包括位于薄膜晶体管结构层20与第一电容极板41之间的各个绝缘层)的导电柱与第一电容极板41电连接，由于第二极212及第四极222与第一电容极板41之间的距离太大，形成导电柱时使导电柱贯穿位于薄膜晶体管结构层20与第一电容极板41之间的各个绝缘层的难度较大，形成的导电柱与第二极212及第四极222的接触效果较差，进而导致第二极212及第四极222与第一电容极板41之间的电连接可靠性较差，影响纹路识别模组100的可靠性。本技术实施例中，转接部32及转接结构63位于第一电容极板41与第二极212及第四极222之间，使得转接部32与第一电容极板41之间的距离较小，转接部32与转接结构63之间的距离较小，转接结构63与薄膜晶体管结构层20之间的距离较小，可使得形成的导电柱88与第一电容极板41及转接部32的连接可靠性较好，且形成的导电柱86与转接部32及转接结构63的连接可靠性较好，且形成的导电柱87与转接结构63及第二极212、第四极222的连接可靠性较好，从而使得第一电容极板41与第二极212及第四极222的电连接可靠性较好，保证纹路识别模组100的可靠性。
63.在一个实施例中，参见图1至图4，所述转接部32与所述导电结构31在一次构图工艺中形成。也即是，转接部32与导电结构31的厚度及材料均大致相同。其中，转接部32与导
电结构31的厚度大致相同指的是，二者的厚度相同，或者二者的厚度相差较小，例如转接部32与导电结构31的厚度比值范围在0.8～1.2之间。如此设置，通过一次构图工艺即可同时形成转接部32及导电结构31，有助于简化制备工艺。
64.进一步地，转接部32与导电结构31之间存在间隙，二者不接触。导电结构31上可设有镂空部，转接部32位于导电结构31的镂空部内。
65.在一个实施例中，转接结构63、输入信号线、输出信号线、导电柱87、第一极211、第二极212、第三极221及第四极222可均在一次构图工艺中形成。在另一实施例中，第一极211、第二极212、第三极221、第四极222及导电柱87可在一次构图工艺中形成，转接结构63、输入信号线及输出信号线可在一次构图工艺中形成。
66.在一个实施例中，导电柱86与导电层30可在一次构图工艺中形成。
67.在一个实施例中，导电柱88与第一电容极板41可在一次构图工艺中形成。
68.在一些实施例中，如图1及图2所示，在至少一个纹路识别单元中，所述第二极212及所述第四极222通过不同的所述转接部32与所述第一电容极板41电连接。
69.在另一实施例中，如图3及图4所示，在至少一个纹路识别单元中，所述第二极212及所述第四极222通过同一所述转接部32与所述第一电容极板41电连接。在制备导电层30时，为了保证转接部32与导电柱86及导电柱87电连接的可靠性，通常将转接部32的尺寸设置得较大，相对于同一电容极板对应的第二极212及第四极222通过不同的转接部32与第一电容极板41电连接的方案来说，第二极212及第四极222通过同一转接部32与第一电容极板41电连接时，可使得第一电容极板41对应的转接部32的总面积、及转接部32与导电结构31之间的间隙的面积之和较小，进而可将导电结构31的尺寸设置得更大，有助于提升导电结构31的屏蔽效果。并且，第一薄膜晶体管向第一电容极板41输入电信号与第二薄膜晶体管采集第一电容极板41与待识别纹路之间的电容信号不同时进行，则第二极212及第四极222通过同一个转接部32与第一电容极板41相连，不影响第一电容极板41与第二极212及第四极222之间的信号传输。本技术实施例中，也可调节第一薄膜晶体管与第二薄膜晶体管之间的距离，使得第一薄膜晶体管与第二薄膜晶体管之间的距离较小，来减小转接部32的尺寸，从而使得导电结构31的尺寸增大，提升导电结构31的屏蔽效果。
70.在一个实施例中，参见图2及图4，导电柱86及导电柱88在衬底10上的正投影落在与其连接的转接部32在衬底10上的正投影，导电柱86及导电柱87在衬底10上的正投影落在与其连接的转接结构63在衬底10上的正投影。如此设置，可提升导电柱86及导电柱88与转接部32连接的可靠性，提升导电柱86及导电柱87与转接结构63连接的可靠性。导电柱86与导电层30可同时形成，导电柱88与第一电容极板41可同时形成，导电柱87与转接结构63可同时形成。
71.在一个实施例中，参见图1至图4，所述输入信号线包括第一输入信号线61和第二输入信号线(未图示，位于输出信号线62背离第一输入信号线61的一侧，且第一输入信号线61的延伸方向与第二输入信号线的延伸方向大致相同)，第一输入信号线、第二输入信号线及输出信号线62同层设置。第一输入信号线61、第二输入信号线及输出信号线62可在一次构图工艺中形成。如此设置，有助于简化制备工艺。第一输入信号线61与第二输入信号线沿第一方向x延伸，输出信号线62沿第二方向y延伸。第一方向x可以是行方向，第二方向y可以是列方向。
72.进一步地，转接结构63与输入信号线及输出信号线可在一次构图工艺中形成。如此设置，有助于简化制备工艺。
73.进一步地，如图2及图4所示，第一输入信号线61与第一薄膜晶体管21的第一极211通过贯穿绝缘层53的导电柱87电连接。
74.进一步地，如图1及图3所示，所述输出信号线62的延伸方向与输入信号线的延伸方向大致垂直。其中，输出信号线62的延伸方向与输入信号线的延伸方向大致垂直指的是，输出信号线62的延伸方向与输入信号线的延伸方向之间的夹角的范围在80
°
～90
°
之间。第一输入信号线61与第二输入信号线之间存在间隔，输出信号线62位于所述第一输入信号线61与所述第二输入信号线之间。
75.在一个实施例中，如图1及图3所示，所述纹路识别模组100还包括连接部65，所述连接部65位于所述第一输入信号线61靠近所述衬底的一侧，至少一条所述第一输入信号线61与至少一条所述第二输入信号线通过所述连接部65电连接。所述第一输入信号线61与第二输入信号线之间的间隙在所述衬底上的正投影与连接部65在所述衬底上的正投影存在交叠，且第一输入信号线61在衬底上的正投影与第二输入信号线在衬底上的正投影均与连接部在衬底上的正投影存在交叠。如此设置，连接部65可在不影响输入信号线与输出信号线排布的前提下，将第一输入信号线61与第二输入信号线电连接。
76.在一个实施例中，所述第一薄膜晶体管21的第一栅电极214、所述第二薄膜晶体管22的第二栅电极224及所述连接部65在一次构图工艺中形成。如此设置，连接部65的设置不会增加额外的工艺步骤，有助于简化制备工艺。
77.在一个实施例中，如图2及图4所示，所述纹路识别模组100还包括屏蔽层67，至少部分所述屏蔽层67位于所述连接部与所述输出信号线62之间，所述连接部在所述衬底10上的正投影与所述输出信号线62在所述衬底10上的正投影的交叠部分、与所述屏蔽层67在所述衬底10上的正投影存在交叠。屏蔽层67连接恒定的电信号。如此设置，屏蔽层67可避免输入信号线62与连接部之间产生耦合电容进而影响输出信号线传输的信号，保证输出信号线输出信号的精度，提升纹路识别模组识别纹路的精度。
78.进一步地，所述连接部在所述衬底10上的正投影与所述输出信号线62在所述衬底10上的正投影的交叠部分落在所述屏蔽层在所述衬底上的正投影内。其中，连接部在衬底10上的正投影与输出信号线62在衬底10上的正投影的交叠部分落在屏蔽层67在衬底10上的正投影内，指的是，连接部在衬底10上的正投影与输出信号线62在衬底10上的正投影的交叠部分位于屏蔽层67在衬底10上的正投影内，且交叠部分的面积小于屏蔽层67在衬底10上的正投影的面积；或者，连接部在衬底10上的正投影与输出信号线62在衬底10上的正投影的交叠部分的面积等于屏蔽层67在衬底10上的正投影的面积。
79.进一步地，所述输出信号线在所述衬底上的正投影落在所述屏蔽层在所述衬底上的正投影内，和/或，所述连接部在所述衬底上的正投影落在所述屏蔽层在所述衬底上的正投影内。
80.进一步地，所述屏蔽层67在所述衬底10上的正投影与所述输出信号线62在所述衬底10上的正投影重合，或者，所述屏蔽层在所述衬底10上的正投影与所述连接部在所述衬底10上的正投影重合。屏蔽层67在衬底10上的正投影与输出信号线62或连接部在衬底10上的正投影重合指的是二者大致重合。其中，屏蔽层67在衬底10上的正投影与输出信号线62
或连接部在衬底10上的正投大致重合指的是，二者的正投影的面积的比值在0.8～1.2之间。如此设置，屏蔽层67可有效屏蔽输入信号线62与连接部之间产生的信号干扰。
81.在一个实施例中，所述屏蔽层67上设有过孔，第二薄膜晶体管22的第三极221通过该过孔与输出信号线62电连接。此时，屏蔽层67在衬底10上的正投影与输出信号线62在衬底10上的正投影重合，屏蔽层67在衬底10上的正投影包括该过孔在衬底10上的正投影。在该实施例中，输出信号线62与第二薄膜晶体管22的第三极221通过贯穿绝缘层53及屏蔽层67的导电柱89电连接。
82.在一个实施例中，参见图2及图4，纹路识别模组包括绝缘层53、绝缘层54、绝缘层55、绝缘层56及绝缘层57。绝缘层53位于屏蔽层67与输出信号线62之间，绝缘层54及绝缘层55位于输出信号线62与导电层30之间，且绝缘层55位于绝缘层54与导电层30之间，绝缘层56位于导电层30与第一电容极板41之间。绝缘层57位于第一电容极板41背离衬底10的一侧。绝缘层53及绝缘层54可以是无机层，绝缘层55及绝缘层56可以是平坦化层，其材料为有机材料。绝缘层57可以是有机层。本技术实施例中纹路识别模组的绝缘层的数量可不同于此，对绝缘层的数量不做限定。
83.在一个实施例中，纹路识别模组为图1至图4所示的纹路识别模组时，所述第一电容极板41被配置为与待识别纹路形成电容，所述纹路识别模组还可以包括发光层，所述发光层包括多个子像素，所述发光层可以位于所述第一电容极板靠近所述衬底的一侧。在其他实施例中，发光层与第一电容极板的位置关系可不同于此。
84.进一步地，第一电容极板41在衬底上的正投影可以与子像素在衬底10上的正投影不存在交叠，具体来说，第一电容极板41在衬底上的正投影与像素限定层的像素开口在衬底上的正投影不存在交叠。或者，第一电容极板41为透明极板，透明极板的材料例如为氧化铟锡或氧化铟锌等。如此，第一电容极板41不影响子像素发出光线的出射。
85.下面对图1及图4所示的纹路识别模组的制备过程进行介绍。本技术实施例所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶等处理。沉积可以采用溅射、蒸镀或化学气相沉积中等工艺，刻蚀可以采用干刻或湿刻等工艺。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。当在整个制作过程当中该“薄膜”还需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后可称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。
86.在一个实施例中，图1及图4所示的纹路识别模组的制备过程可如下：
87.首先，提供衬底10。
88.随后，在衬底上沉积有源层薄膜，通过构图工艺对有源层薄膜进行构图，形成至少一个纹路识别单元中的第一有源层213及第二有源层223。
89.随后，依次沉积栅极绝缘层51和第一导电薄膜，通过构图工艺对第一导电薄膜进行构图，形成第一栅电极214、第二栅电极224及连接部。
90.随后，依次沉积层间介质层52，并对栅极绝缘层51和层间介质层52进行刻蚀。
91.随后，沉积第二导电薄膜，通过构图工艺对第二导电薄膜进行构图，形成屏蔽层67。
92.随后，沉积绝缘层53，并对绝缘层53及绝缘层52进行刻蚀，形成贯穿绝缘层53及绝
缘层54的第一通孔，且至少一个第二通孔也贯穿屏蔽层67。
93.随后，沉积第三导电薄膜，并对第三导电薄膜进行构图，形成输入信号线、输出信号线62、转接结构63以及位于第一通孔内的第一极211、第二极212、第三极221、第四极222以及导电柱87。
94.随后，依次沉积绝缘层54及绝缘层55，并对绝缘层54及绝缘层55进行刻蚀，形成穿透绝缘层54及绝缘层55的多个第二通孔。
95.随后，沉积第四导电薄膜，并对第四导电薄膜进行构图，形成位于第二通孔内的导电柱86及导电层30。
96.随后，沉积绝缘层56，并对绝缘层56进行刻蚀，形成穿透绝缘层56的第三通孔。
97.随后，沉积第五导电薄膜，并对第五导电薄膜进行构图，形成位于第三通孔内的导电柱88及第一电容极板41。
98.随后，沉积绝缘层57。
99.在本技术纹路识别模组的另一个实施例中，如图5至图8所示，所述导电层30的导电结构31与所述第一极211电连接，为所述第一薄膜晶体管21的第一极211提供所述输入信号。如此设置，导电结构31既可用于输入信号线向第一薄膜晶体管21的第一极211提供输入信号，也可起到屏蔽作用，屏蔽薄膜晶体管层的导电部件与位于导电结构31背离衬底一侧的导电部件之间的信号干扰，有助于提升纹路识别模组识别的精度。
100.在一个实施例中，所述纹路识别模组100还包括与所述第一电容极板41相对设置的第二电容极板43、以及位于所述第一电容极板41与所述第二电容极板43之间的光电材料层42。所述输入信号为低电平电信号，所述第二电容极板43连接高电平电信号。也即是，第一电容极板41、光电材料层42及第二电容极板43形成光电传感器40，指纹识别模组为光学指纹识别模组。每一纹路识别单元包括一个光电传感器40。被待识别的纹路反射的光线入射至光电传感器，光电传感器将光信号转换为电信号。第二薄膜晶体管向第一电容极板41提供的输入信号的大小可以调节，可以使得第一电容极板41与第二电容极板43之间的电压差设置得较大，有助于提升纹路识别模组检测的精度。
101.在一个实施例中，参见图8，输出信号线62可与afe862的输入端电连接，afe862的输出端与adc861电连接。afe862将输出信号线62输出的电信号转换为电压信号，adc861将afe输出的模拟信号转换为数字信号，也即是纹路图像信号。控制器根据纹路图像信号进行纹路识别。处理芯片860还可包括开关器件863。
102.在一个实施例中，参见图8，纹路识别模组的工作过程如下：
103.在t1时间段：第一扫描线g1向第一薄膜晶体管21的第一栅电极214提供扫描信号，第一薄膜晶体管21导通，第一薄膜晶体管21将第一极211接收的输入信号通过第二极212输入至第一电容极板41，且输入信号为低电平电信号；同时第二电容极板43写入高电平电信号，使第一电容极板41与第二电容极板43之间产生压差。在该过程中第二薄膜晶体管22处于截止状态，开关器件863处于闭合状态。
104.图9中，信号线g3信号的高低代表开关器件863的闭合及断开，信号线g3的信号为高电平信号时，代表开关器件863闭合；信号线g3的信号为低电平信号时，代表开关器件863断开。
105.在t2时间段：第一扫描线g1停止向第一薄膜晶体管21的第一栅电极214提供扫描
信号，使第一薄膜晶体管21截止，开关器件863保持导通，第二薄膜晶体管22处于截止状态，光电传感器40接收被待识别的纹路反射的光线，并将光信号转换为电信号，光电传感器40的第一电容极板41与第二电容极板43之间积累电荷。
106.在t3时间段：第二扫描线g2向第二薄膜晶体管22的第二栅电极224提供扫描信号，使第二薄膜晶体管22导通，且开关器件863断开，afe862处于积分状态。第二薄膜晶体管22将第一电容极板41与第二电容极板43之间的电信号输出至afe862，afe862将积分得到的模拟信号输入至adc861，adc861将输入的模拟信号转换为数字信号。
107.在一个实施例中，再次参见图5及图6，所述输出信号线62与所述第三极221电连接，所述输出信号线62位于所述导电层30背离所述衬底10的一侧，所述输出信号线62在所述衬底10上的正投影与所述导电结构31在所述衬底10上的正投影存在交叠。如此设置，导电结构31可屏蔽输出信号线62与薄膜晶体管结构层20中的导电部件之间的信号干扰，提升输出信号线62输出信号的精度，进而提升纹路识别的精度。
108.进一步地，所述输出信号线62位于所述导电层30背离所述衬底10的一侧，所述输出信号线62在所述衬底10上的正投影落在所述导电结构31在所述衬底10上的正投影内。
109.在一个实施例中，参见图5及图6，第一栅电极214位于第一有源层213靠近衬底10的一侧，第二栅电极224位于第二有源层223靠近衬底10的一侧，绝缘层82设有通孔，通孔内形成有导电柱94，导电结构31通过导电柱94与第一薄膜晶体管21的第一极211电连接。导电柱94与导电层30可在一次构图工艺中形成。
110.在一个实施例中，纹路识别模组还包括位于导电层30与输出信号线62之间的绝缘层83。输出信号线62依次通过导电柱92及导电柱91与第二薄膜晶体管22的第三极221电连接，导电柱92贯穿绝缘层83及导电层30，且与导电层30不接触。导电柱91贯穿绝缘层82，导电柱91、导电柱92与输出信号线62可在一次构图工艺中形成。
111.在一个实施例中，如图5所示，第一电容极板41位于光电材料层42靠近所述衬底10的一侧，纹路识别模组还包括位于第一电容极板41与输出信号线62之间的绝缘层84。第二极212及第四极222分别依次通过导电柱97、导电柱96、转接部件95及导电柱93与第一电容极板41电连接。导电柱93贯穿绝缘层84，导电柱96贯穿绝缘层83与导电层30，转接部件95位于绝缘层83与绝缘层84之间，转接部件95、输出信号线62、导电柱96及导电柱97可在一次构图工艺中形成。进一步地，转接部件95、输出信号线62、导电柱96及导电柱97与输出信号线62可在一次构图工艺中形成。导电柱93与第一电容极板41可在一次构图工艺中形成。
112.在另一实施例中，如图6所示，第二极212及第四极222分别依次通过导电柱97、导电柱96及导电柱93与第一电容极板41电连接。其中，导电柱97、导电柱96、导电柱93及第一电容极板41可在一次构图工艺中形成。
113.在一个实施例中，如图5、图6、图10及图11所示，所述纹路识别模组还包括发光层70。所述发光层70包括多个子像素701。多个子像素包括至少三种不同颜色的子像素，例如包括红色的子像素r、绿色的子像素g及蓝色的子像素b。发光层的子像素包括第一电极71、位于所述第一电极71背离所述衬底一侧的有机发光材料层72及位于所述有机发光材料层72背离所述衬底一侧的第二电极73。第一电极71可以是阳极，第二电极73可以是阴极。
114.在一个实施例中，如图11所示，光电传感器40的第一电容极板41、所述光电材料层42及所述第二电容极板43分别位于所述发光层70靠近所述衬底10的一侧。在该实施例中，
发光层70在膜层的叠层方向上与所述光电传感器40相对设置的区域可不设置子像素，以保证被纹路反射的光线可顺利入射至光电传感器40；或者，发光层70在膜层的叠层方向上与所述光电传感器40相对设置的区域中的子像素，其第一电极及第二电极分别为透明电极。
115.进一步地，参见图11，纹路识别模组还可以包括位于发光层70与光电传感器40之间的准直结构44。准直结构44被配置为对被纹路反射的光线进行过滤，使散射角度在预设范围内的检测光线通过。准直结构44对反射的光线进行过滤，使散射角度在预设范围内的检测光线通过，则散射角度不在预设范围内的检测光线不能通过，也不能被光电传感器40接收，可选的，光电传感器40仅接收到位于其正上方的纹路反射的光线，可避免光电传感器40接收到干扰信号而影响纹路识别，提高纹路识别的准确性。
116.进一步地，参见图11，纹路识别模组还可以包括像素驱动电路层45，像素驱动电路层45可以位于准直结构44与发光层70之间。像素驱动电路层包括用于驱动子像素701的像素电路。像素驱动电路层45在膜层的叠层方向上与所述光电传感器40相对设置的区域的透光率较高。
117.进一步的，参见图11，纹路识别模组还可以包括在发光层70背离衬底10的一侧依次层叠设置的封装层74、偏光片75、光学胶76及盖板77。
118.在另一个实施例中，参见图5、图6及图10，所述第二电容极板43位于所述第一电容极板41背离所述衬底10的一侧；所述第一电容极板41与所述第一电极71同层设置；所述第二电容极板43与所述第二电极73同层设置。如此设置，有助于减小纹路识别模组的厚度。
119.进一步地，所述第一电容极板41与所述第一电极71在同一构图工艺中形成，所述第二电容极板43与所述第二电极73电连接。如此设置，第一电容极板41与第一电极71可在一个工艺步骤中形成，第二电容极板43与第二电极73可在一个工艺步骤中形成，有助于简化制备工艺。且第二电容极板43与第二电极73可由同一根信号线来提供电平信号，可减小纹路识别模组中信号线的复杂度。在其他实施例中，所述第二电容极板43与所述第二电极73也可间隔设置，本技术不对此进行限定。
120.进一步地，第一电极71与第一电容极板41可为连成一片的整面的电极。
121.进一步地，薄膜晶体管结构层20中可设有用于驱动子像素的像素电路。
122.在一个实施例中，如图10所示，纹路识别模组还可以包括在发光层70背离衬底10的一侧依次层叠设置的封装层74、准直结构44、偏光片75、光学胶76及盖板77。
123.在一个实施例中，纹路识别模组为图5所示的结构时，纹路识别模组的制备过程可如下：
124.首先，提供衬底10。
125.随后，在衬底上沉积第一导电薄膜，通过构图工艺对第一导电薄膜进行构图，形成第一栅电极214和第二栅电极224。
126.随后，在衬底上依次沉积栅极绝缘层51和有源层薄膜，通过构图工艺对有源层薄膜进行构图，形成第一有源层213及第二有源层223。
127.随后，沉积第二导电薄膜进行构图，形成第一极211、第二极212、第三极221及第四极222。
128.随后，沉积绝缘层82，并对绝缘层82进行刻蚀，形成穿透绝缘层82的第五通孔，第五通孔在衬底上的正投影位于第一极211在衬底上的正投影内。
129.随后，沉积第三导电薄膜，通过构图工艺对第三导电薄膜进行构图，形成导电层30及位于第五通孔内的导电柱94。
130.随后，沉积绝缘层83，并对绝缘层83及绝缘层82进行刻蚀，形成穿透绝缘层83、导电层30及绝缘层82的第六通孔。
131.随后，沉积第四导电薄膜，并对第四导电薄膜进行构图，形成位于第六通孔内的导电柱92和导电柱91、输出信号线62及转接部件95。
132.随后，沉积绝缘层84，并对绝缘层84进行刻蚀，形成穿透绝缘层84的多个第七通孔，第七通孔在衬底上的正投影位于转接部件95在衬底上的正投影内。
133.随后，沉积第五导电薄膜，并对第五导电薄膜进行构图，形成位于第七通孔内的导电柱93、第一电极71及第一电容极板41。
134.随后，先后形成有机发光材料层72及光电材料层42。可先形成有机发光材料层72，再形成光电材料层42；也可以先形成光电材料层42，再形成有机发光材料层72。
135.随后，沉积第六导电薄膜，得到第二电极73及第二电容极板43。
136.在本技术的一个实施例中，各个导电柱可以是柱状结构，填充其所在的通孔。或者，各导电柱的结构也可以如图6中所示的导电柱94的结构，也即是，导电柱可仅位于其所在的通孔的表面，与其下方的导电部件搭接。
137.在一个实施例中，纹路识别模组的纹路识别单元可以是外挂式，也可以是纹路识别单元的制备工艺与发光层的制备工艺兼容，纹路识别单元与发光层在同一制备工艺流程中形成。
138.本技术实施例还提了一种显示装置，所述显示装置包括上述任一实施例所述的纹路识别模组。
139.所述显示装置还可包括外壳，显示面板可嵌入在外壳中。
140.本实施例中的显示装置可以为：电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
141.需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间唯一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。
142.本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本技术的其它实施方案。本技术旨在涵盖本技术的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本技术的一般性原理并包括本技术未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本技术的真正范围和精神由下面的权利要求指出。
143.应当理解的是，本技术并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本技术的范围仅由所附的权利要求来限制。