专利名称：具有锁存器和奇偶校验能力的双向缓冲器的制作方法
本申请与和本申请同日登记的，申请号为196721，名称为“对存储在页面存储器中的数据进行存取的设备及其方法”，申请人为P.M.Blanol和M.E.Dean的尚待批准的美国专利申请有关。
一般地说，本发明介绍的是数字信号处理电路，更准确地说，本发明介绍的是双向接收器/驱动器缓冲器电路，该电路包括一锁存器和用于产生并校验作为锁存器内数据的函数的奇偶性的电路装置。
首先参看
图1，电路10表示的是对在数字信号总线之间，例如第一和第二数字信号总线12、14之间的数字信号进行双向缓冲。为描述起见，总线12、14将假定为8位数据总线。
电路10包括8个通常并联连接的，以B0～B7标明的双向位缓冲器电路。这些位缓冲器电路B0～B7的结构完全相同，因此在此仅详细描述和图示出电路B0。
位缓冲器电路B0通常包括两个并联的位缓冲器通道，第一通道由串接的接收器16、锁存器18和驱动器20组成。在第二个位缓冲器通道里，接收器22、锁存器24和驱动器26也是串接的，其相应元件的排列次序与第一通道相反。接收器16、22由通常的逻辑位接收器组成。驱动器20、26由通常的逻辑位驱动器组成，分别含有控制端28、30，用于有选择地将其输出端置于有效状态或或高阻状态。锁存器18、24由通常的“透明”锁存器组成，分别有控制端32、34，用于有选择地将该锁存器置于锁定或传送(即透明)状态。
这里设置了奇偶校验发生器36，该奇偶校验发生器的输入端连到B0-B7中每一电路的接收器16的输入端。奇偶校验发生器由通常的逻辑异-或门的奇偶“树形”组成。为描述起见，一存储器38，例如一动态随机存取存储器(RAM)在图中被连到数据总线14。
工作时，电路10通常对总线12和14之间的数据进行双向缓冲。在一个实例里，总线12、14作为某一计算机系统(未表示出来)的局部数据总线，其中总线12接微处理器而总线14接存储器38。根据其缓冲功能，当数据要从总线12传送到总线14时，向控制端30施加一适当的信号以便将驱动器26置于高阻状态。接收器16检测以高逻辑位或低逻辑位取0这种形式的数据并将其转换成另一逻辑电平(即1或0)。接收器16就这样以标准的方式将较宽的输入信号电平转换为较窄的输出信号电平。控制端32施加一信号以便锁定锁存器18或使位0通过锁存器18。然后由驱动器20检测锁存器18的输出数据，该驱动器由端口28来控制以使其处于有效状态以便驱动总线14。数据基本上以相同的方式，通过包含接收器22、锁存器24和驱动器26的通道，从总线14传送到总线12。
奇偶校验发生器36能响应总线12的数据，产生奇偶校验位。当需产生奇偶校验时，总线12的数据被暂时“冻结”，其长短足以让奇偶校验发生器36对上述数据进行操作并产生奇偶校验位。奇偶校验发生器还能响应总线14的数据产生奇偶校验位，此时数据或锁存在锁存器24中或通过锁存器24。
当在上述的计算机环境中使用时，每当需要产生奇偶校验位，电路10就中断总线12的数据传送，这是该电路的明显的不足之处。更准确地说，当响应总线12的数据产生奇偶校验位时，总线12的数据必须被暂时“冻结”，其长短足以让奇偶校验发生器36起作用。同样地，当需响应总线14的数据产生奇偶校验位时，总线14的数据必须被“冻结”或锁存在锁存器24中。在这两种情况下，数据出现在驱动器26的输出端，因此必须中断总线12的数据传送。
本发明的主要目的是提供能够对在两数据总线之间传送的数字数据进行缓冲和奇偶校验的设备，上述设备允许在不中断任一数据总线的条件下响应数据而产生奇偶校验。
本发明的另一个目的是提供包括这样一种新的和改进了的锁存器和驱动器电路的设备，该设备提高了工作速度。
本发明的再一个目的是提供一全透明锁存器电路，该电路锁存数据时在输入和输出设备之间不产生显著的延迟。
本发明还有一个目的是提供一包括相位分相器电路的驱动器，该相位分相器提高了驱动器的工作速度但不显著增大功率消耗。
根据本发明提供出对在第一和第二数据总线之间传送的数字数据进行缓冲和奇偶校验的设备。这种设备包括许多双向位缓冲器电路，每一双向位缓冲器电路包括第一数据通道，该通道由输入端连接到上述第一数据总线的接收器、输入端连接到上述接收器输出端的锁存器和输入端连接到上述锁存器输出端而输出端连接到上述第二数据总线的驱动器组成;第二数据通道，该通道由输入端连接到上述第二数据总线的接收器、输入端连接到上述接收器输出端的锁存器和输入端连接到上述锁存器输出端而输出端连接到上述第一数据总线的驱动器组成;用于控制驱动器以便有选择地将驱动器的输出端置于有效驱动或高阻状态的装置;和用于控制数据锁存器以便有选择地锁存或传送数据的装置。还提供了奇偶校验发生装置，该装置连接在每一双向位缓冲器电路第一数据通道的锁存器的输出端，用于响应在上述第一数据通道中的锁存器输出端的数据产生奇偶校验信号。
在本发明的一最佳实施方案里，上述设备用新的和改进了的“透明”锁存器和驱动器电路来实现。
这里提供了一“透明”锁存器电路，它响应逻辑控制信号以便对电路节点处的数据信号进行保持。该“透明”锁存器电路包括连接到电路节点以便将数据信号施加到该电路节点的装置;连接到电路节点以便检测数据信号的装置;以与数据施加装置和检测装置成T型连接的方式连接到电路节点以便有选择地保持数据信号的锁存器装置;以及一起动装置，它与锁存器装置相连接，不论数据传送装置是何种状态均能起动该锁存器装置来传送数据信号或将该信号保持在电路节点处。
这里还提供了能响应施加在输入端的逻辑输入信号的驱动器电路用于起动第一或第二驱动装置，第一驱动装置可被起动以便在输出端提供一逻辑高信号电平，第二驱动装置可被起动以便在输出端提供一逻辑低信号电平。该驱动器电路包括一相位分相器电路，该相位分相器电路包括根据施加在其控制端的信号提供从第一端至第二端的电流的第一晶体管，其控制端连接到输入端而第二端连接到基准电位;将电源电压施加到第一晶体管第一端的装置;连到第一晶体管第一端的第一驱动装置;第二端连接到输入端的第二晶体管;将上述电源电压施加到第二晶体管控制端的装置;连到第二晶体管的第一端的第二驱动装置。
参考下述的说明和附图将会明了本发明的多种目的、特征和优点，其中图1是按上述的现有技术构成的缓冲器和奇偶校验产生电路的方框图;
图2是本发明的缓冲器和奇偶校验产生电路的方框图;
图3A是图2中的用双极晶体管逻辑实现的接收器和锁存器电路的原理图;
图3B是图2中的用双极晶体管逻辑实现的驱动器电路的原理图;
图4是按现有技术水平构成的“透明”锁存器电路的方框图;
图5是表明本发明的“透明”锁存器电路的逻辑连接的简化方框图。
参看图2，按本发明构成的电路50包括连接在一对数据总线52、54之间的8个双向位缓冲器电路C0～C7以及奇偶校验产生和奇偶校验电路56。常规上，电路C0～C7的结构相同，每个电路对数据总线52、54之间的单个位线(未标出来)进行双向缓冲。为描述起见，只画出和详细讨论电路C0。
电路C0包括两条并联的数据通道，第一通道由在总线52、54之间依次串接的接收器57、锁存器58和驱动器60组成。电路C0的第二数据通道由在总线52、54之间依次串接的接收器62、锁存器64和驱动器66组成。驱动器60、66分别有一控制端61、67，用于有选择地将它们的输出端置于有效驱动状态或高阻状态。锁存器58、64分别有一控制端59、63，用于有选择地锁存或传送在它们输入端的数据。这些元件的最佳实施方案将在下面描述。
继而说明图2，奇偶校验产生电路68被连在电路C0的锁存器58的输出端并被连到电路C1～C7相应锁存器的输出端。这样地设置奇偶校验产生器68以便使其响应在锁存器输出端的数据而产生奇偶校验位。奇偶校验产生器68最好由如IBM技术开发报告第16卷、第10期、第3249页所示的那种类型的逻辑异-或树组成。
奇偶校验产生器68的输出被连到奇偶校验驱动器电路70和逻辑异-或门72这两者的输入端。奇偶校验驱动器电路70有一控制端73，用于选择有效驱动或高阻输出状态，该控制端被连到gen/chk(即产生或检测奇偶校验)接收器74的输出端和被连到门72的允许端76。奇偶校验接收器78的输入端79即为奇偶校验驱动器70的输出端，其输出端接到门72的第二输入端。误差驱动器80的输入端与门72的输出端相连。为说明起见，一存储器84，比如说是一动态RAM存储器，在图中被连到总线54。门72、接收器74、78和驱动器70、80由通常的电路构成。
通过向锁存器控制端59、63，驱动器控制端61、67、73和接收器74、78的输入端施加合适的信号，电路50在运行时能不中断总线的操作而对总线52或总线54的数据产生奇偶校验。电路50还能通过与已存储的奇偶校验位比较来检测任一总线数据的奇偶性。一旦明了如下所述的电路50的工作情况，许多有用的有关缓冲和奇偶校验的功能对读者来说将是显然的了。
为描述起见，将根据方框2来讨论电路50的工作。首先讨论电路50响应总线52的数据产生奇偶校验位和将该奇偶校验位及与之相关的数据送往总线54的工作情况。为完成上述功能，通过控制端59的运行将总线52的数据保持在锁存器58里，然后释放总线52供后续数据传送之用通过端口61控制驱动器60以便在需要将总线54保持在其它方面的有效状态时将驱动器置于高阻状态，或者在需要将锁存的数据送往该总线时将驱动器置于有效驱动状态。控制Gen/Chk接收器来使门72截止。奇偶校验产生器68响应在电路C0～C7中的驱动器60输入端的二进制位，在其输出端产生一奇偶校验位。在奇偶校验驱动器70的输出端79可获得上述奇偶校验位。这样一来，在不中断总线52或总线54运行的情况下就产生了总线52数据的奇偶性并供使用，这正是本发明的主要优点。
如果需要与已产生和存储了的奇偶校验位(例如存储在存储器84中)比较来检测总线52数据的奇偶性，电路50的工作方式和上述的一样，不同的是Gen/Chk接收器的输出信号必须打开门72和禁止奇偶校验驱动器70。上述已存储了奇偶校验位施加在奇偶校验接收器78的输入端79，并且在门72中与奇偶校验产生器68的输出进行比较。如果该已存储了的奇偶校验位不与新产生的奇偶校验位进行比较，则在误差驱动器80的输出端出现一误差信号，即逻辑“0”。
下面讨论电路50响应总线54的数据，产生和驱动奇偶校验位的工作情况。为完成上述操作，控制端63的信号必须将锁存器64置于“透明”状态。驱动器66被置于其有效状态并且通过控制端59将来自总线54的数据保持在锁存器58中。一旦总线54的数据被保持在锁存器58中，驱动器60、66的控制端61、67的信号将释放总线52、54，以便再进行数据传送。对Gen/Chk接收器74进行操作以将电路56置于如上所述的奇偶校验产生状态。这样一来，奇偶校验产生器68将产生出相应于总线54数据的奇偶校验位并可在端口79使用该奇偶校验位。可在锁存器58的输出端获得相应的数据并且通过驱动器60由总线54读出或通过驱动器60、接收器62、锁存器64和驱动器66由总线52读出。由此可知不中断总线52或总线54的数据传送能够产生总线54上的数据的奇偶校验位。
电路50能够以如上所述的相同工作方式与已存储的奇偶校验位比较来检测总线54的数据的奇偶性，不同的是gen/chk接收器必须使奇偶校验位驱动器70不工作(即将其置于高阻状态)和将门72置于有效状态，然后检测数据。
显然，通过适当地控制电路50中的锁存器和驱动器，在不停止总线数据传送的情况下，对总线52、54的数据能够产生奇偶校验位并检测数据的奇偶性。还将理解到，对于许多的数据传送而言，不必在产生奇偶校验位和检测奇偶性期间内都释放数据总线52、54。例如，当总线52在等待总线54的数据时，可以不必保持总线52处在非间断状态。此时，不将数据锁存在锁存器58、64里就能产生奇偶校验位和检测奇偶性。对于数据从总线54到总线52的传送，可将锁存器58、64置于“透明”状态而驱动器66可置于有效状态。然后将数据在总线54上保持一段时间，其长短足以使奇偶校验发生器起作用。奇偶校验产生器68响应总线54的数据而产生奇偶校验位并且随着驱动器66输出数据在输出端79提供该奇偶校验位。
由此可见，根据数据的传送和奇偶校验的产生和检测的需要，电路50能完成多种功能。上面没有描述的其它更多功能在下面的表1中列举出，其中X表示某元件的可控状态是不相关的，Hi-Z表示驱动器的高阻状态，余下的说明参考上面的描述可不言自明。
现在参看图3A和3B，图中示出接收器57、62，锁存器58、64和驱动器60、66的最佳实施方案。为描述起见，使用了第一组元件的标号。我们将会看到锁存器58和驱动器60本身就包含有值得注意的发明。
首先描述接收器57，晶体管T2有一连在其集电极的输入端90和一连到晶体管T4基极的、短路相接的基极-发射极结。全文均标为Vcc的电源电压经过电阻R2加到晶体管T4的基极并且经过电阻R4加到该晶体管的集电极。晶体管T4的基极经过电容C2接地。晶体管T4的发射极被连到晶体管T6的基极，后者的发射极连到晶体管T8的集电极。晶体管T8的集电极-基极结短路相接，晶体管T6和T8都分别有跨接在它们基极-集电极结之间的肖特基二极管D2、D4。电阻R6连在晶体管T6的基极和晶体管T8的集电极之间，电阻R8连在晶体管T8的集电极和地电位之间。电源电压经过电阻R10加到晶体管T6的集电极。
工作时，当逻辑“0”加到晶体管T2的集电极端90时，T2起到一个二极管压降的作用。对标准TTL逻辑电平(即逻辑低/0＝0.6V，逻辑高/1＝2.4V，Vcc＝5V)，晶体管T2的发射极电位比集电极电位高一个二极管压降，或者约为1.4V。晶体管T4的发射极电位比地高两个二极管管压降，因此晶体管处于截止状态。此处标为电路节点A的晶体管T6的集电极处于逻辑“1”。当逻辑“1”加到接收器57的端口90时，晶体管T2发射极的电压足以将晶体管T4、T6和T8导通，使节点A为逻辑“0”。由此可见，接收器57的输出，即节点A的逻辑电平是端口90输入的反相电平。
除图3外还参考图4和图5，图4表示连接在，例如接收器92和驱动器96之间的现有技术水平的“透明”锁存器94的简化方框图。尽管能够激励锁存器以非保持方式(因此称其为“透明”)传输数据，它仍然在输入设备(接收器92)和输出设备(驱动器96)之间包含有若干串接的晶体管(没有表示出来)。即使当锁存器94工作于传送状态，这些晶体管也还是对数据产生了不希望有的延迟。
现参看图5，接收器57、锁存器58和驱动器60的简化方框图表明，在本发明锁存器的输入端(接收器57)和输出端(驱动器60)之间不存在任何晶体管。接收器57、锁存器58和驱动器60以T-型连接方式有效地连到节点A。因此，锁存器对接收器57和驱动器60之间的信号通道不产生值得注意的延迟。
现参看图3，锁存器58包括一其集电极连到晶体管T6的基极的晶体管T10。肖特基二极管D6跨接在晶体管T10的基极-集电极结之间。晶体管T10的发射极两路并行，一路连到晶体管T8的集电极，另一路通过电容C4接地。晶体管T10的基极通过一对串接电阻R12、R14连到晶体管T12，两电阻的连接处有一标作98的控制端。晶体管12的基极连到晶体管T14的集电极，而其发射极连到晶体管T14的发射极并连到晶体管T16的短路相接的基极-发射极结。肖特基二极管D8、D10和D12分别跨接在晶体管T12、T16和T14的基极-集电极结。晶体管T16和二极管D10的集电极/负极接点接地，晶体管T14的集电极通过电阻R16连到电路节点A。
工作时，逻辑高信号加到端口98使锁存器电路58工作，对在节点A的逻辑信号进行保持。首先在控制端98为低电平、晶体管T4和T6导通，因此节点A被拉到逻辑低状态并且晶体管T14截止的条件下来描述节点A处逻辑“0”的锁存作用。当一逻辑高信号加到端口98时，晶体管T10和T12导通，晶体管T10的集电极被拉到逻辑低状态，晶体管T6截止。不管接收器57输入端90如何变化，节点A就这样被锁存在逻辑低(或“0”)状态。
现在在控制端98处于逻辑低电平、T6截止和T14导通的条件下描述节点A处逻辑“1”的锁存作用。使T12和T10截止。这样，节点A的电压代表逻辑高。当一逻辑高信号加到端口98以启动锁存器时，晶体管T14使晶体管T12保持截止状态。但是，晶体管T10被导通并且保持晶体管T6的截止状态。由于晶体管T12和T6截止，不管接收器57在端口90的输入是什么，节点A均保持在逻辑高电平。
由此可见，锁存电路58的基本保持功能由如上所述的晶体管T12、T14的连接来实现，而晶体管T12、T14的控制则通过加到端口98的信号来控制以保持节点A处的逻辑信号。晶体管T16的作用和二极管D10一样，只为使晶体管T12、T14的发射极提高一个高于地的肖特基二极管管压降。晶体管T10的作用是在其集电极处提供一反馈到接收器57并使该接收器禁止的信号，以便使在接收器输入端90的任何变化都不出现在节点A处。
驱动器现参看图3B，图中表示了一个新的和有创造性的驱动器60的电路装置，该电路通常包括7个功能部件相位分相器100、阻抗控制器102(用两个分开的方框来表示)、用高电平驱动器104、低电平驱动器106、DC(直流)高电平箝位108、β衰减箝位110和尖峰箝位112。为描述起见，对驱动器60的各功能部件作下面的一般性说明。
相位分相器首先分析相位分相器100，晶体管T20的基极连到晶体管T22的发射极，该接点被连到电路节点A(图3A)。一对肖特基二极管D20、D22分别跨接到晶体管T20、T22的基极-集电极结。正如后面将会详细描述的那样，正是这一新的、改进了的相位分相器100提高了驱动器60的工作速度，与现有技术的驱动器相比，功率消耗并不增大。
高电平驱动器晶体管T20的集电极被连到高电平驱动电路104中的晶体管T24的基极，并通过电阻R20被连到电源电压Vcc。晶体管T24的基极通过电阻R22被连到电源电压Vcc和被连到晶体管T26的集电极。晶体管T24的发射极被连到晶体管T26的基极。
低电平驱动器相位分相器100中的晶体管T22的基极通过一对串联电阻R24、R26被连到低电平驱动器106中的晶体管T28的集电极，两电阻的连接点连到电源电压Vcc。晶体管T22的集电极被连到晶体管T28的基极，T28的发射极通过电阻R28接地。晶体管T28的基极通过电容C20被连到晶体管T30的集电极。晶体管T30的基极被连到晶体管T28的发射极和通过肖特基二极管D24被连到晶体管T26的发射极。晶体管T30的发射极被直接接地。
阻抗控制器阻抗控制器电路102由两部分电路组成，第一部分包括一对晶体管T32、T34，它们的集电极-发射极通路串接在晶体管T22的集电极和地之间。晶体管T34的基极-集电极结被短路相接并跨接一肖特基二极管D26。肖特基二极管D28跨接晶体管T32的基极-集电极结，并且控制端120通过电阻R30被连到该晶体管的基极。如后面将更详细描述的那样，这部分电路和低电平驱动器电路106一同起作用。
阻抗控制器电路102的第二部分由一对晶体管T36、T38和一对肖特基二极管D30、D32组成。这些元件分别以如上所述的与晶体管T32、T34和二极管D26、D28相同的连接方式相连接，不同的是它们与高电平驱动器电路一道工作。因此，晶体管T36的集电极被同时连到晶体管T24的基极和晶体管T20的集电极。晶体管T38的基极被连到晶体管T20的发射极，晶体管T38的发射极接地。
DC(直流)箝位器DC(直流)箝位电路108包括一个晶体管T40，它的集电极通过电阻R32连到晶体管T24的基极。肖特基二极管D36与晶体管T40的基极-集电极结跨接，二极管D36的正极通过电阻R34接地。晶体管T40的基极还通过电阻R36连到晶体管T24的发射极，其发射极接地。
尖峰箝位器尖峰箝位器112包括晶体管T42、T44和T46。T42的集电极和基极分别连到晶体管T24的集电极和基极。肖特基二极管D38与晶体管T42的集电极一基极结跨接，而该晶体管的发射极通过电阻R40连到晶体管T44的基极。晶体管T44的发射极接地，集电极连到晶体管T46的发射极。一对电阻R42、R44串接在晶体管T46的发射极和集电极之间，两电阻的连接点连到该晶体管的基极。晶体管T46的集电极连到端口122，该端口构成驱动器60的输出端。
β衰减箝位器110β衰减箝位器110包括晶体管T48，它的发射极连到晶体管T24的发射极和晶体管T26的基极。晶体管T48的基极-集电极结被短路相接，并被连到晶体管T50的发射极。肖特基二极管D40与晶体管T50的基极-集电极结跨接，该晶体管的基极还被连到一对晶体管T52、T54的发射极。晶体管T52的基极-集电极结被短路相接并被连到晶体管T26的发射极。晶体管T54的基极-发射极结被短路相接。肖特基二极管D41与晶体管T54的基极-集电极结跨接，该晶体管的集电极连到晶体管T26的发射极和端口122。晶体管T55的发射极连到晶体管T50的集电极，其短路相接的基极-集电极结连到电源电压Vcc。
驱动器的工作过程工作时，驱动器60在端口122的输出是节点A的逻辑输入的倒相，这样就补偿了如上所述的在接收器57中对信号的倒相作用，首先描述端口122处产生逻辑低输出的驱动情况，这时，节点A的逻辑输入为高电平。节点A的逻辑高输入使晶体管T20和T38导通。而高电平驱动电路104中的晶体管T24和T26被截止。晶体管T22为截止，二极管D22的导通使在低电平驱动电路106中的晶体管T28、T30导通。晶体管T30的集电极将端口122拉到逻辑低电平。
然后描述在端口122产生逻辑高输出的驱动情况，此时，节点A的逻辑输入为低电平，晶体管T20和T38截止，晶体管T22导通，使在低电平驱动电路106中的晶体管T28和T30截止。在高电平驱动电路104中的晶体管T24和T26被选通。这样，晶体管T26的发射极将端口122的输出置于逻辑高信号电平。电容C20控制输出端122高低逻辑电平之间的转换速率。
基本的操作已如上所述，以下将描述各种箝位器和控制电路的工作情况。
β衰减箝位电路110的功能是防止在晶体管T12的发射极-基极结之间形成过偏压，由此防止晶体管β的减少。工作时，晶体管T48、T50和T52起二极管管压降的作用，而晶体管T50和T55提供流过电阻R24、R36的定向电流。这样就提高了T26的基极电位，限制了反偏压。
DC(直流)箝位电路108的功能象通常的贝克箝位器(Baker Clamp)，用来限制输出端122处逻辑高信号的最大电压。工作时，当在节点A施加一逻辑低电平信号使T24导通时，电阻R36、R34和晶体管T40限制晶体管T24的基极电流。
尖峰箝位电路112的功能是限制过高的瞬时扰动，由此稳定输出端122的逻辑高电平信号。工作时，当逻辑低电平信号出现在节点A时，晶体管T42、T44导通。如果出现尖峰或瞬时扰动，晶体管T46导通并且减少在端口122的电流，稳定在该端口的信号。
最后，阻抗控制器电路102在一旦施加一逻辑高电平信号到端口120时，就将驱动器60的输出端122置于高阻状态。工作时，当逻辑高电平信号被加到端口120时，晶体管T36和T38导通并且使在高电平驱动器电路104中的晶体管T26保持其截止状态。与此同时，晶体管T32、T34也导通并使在低电平驱动器电路106中的晶体管T28、T30保持其截止状态。这样，端口122就对任何被驱动的负载(图中未示出)都呈现高阻抗。
总的来说，与现有技术的电路相比，由于使用了新的和改进了的相位分相器电路100，驱动器电路60在大致相同的功率消耗条件下大大提高了驱动速度。
以上给出的就是对在数据总线之间传送的数字数据进行缓冲和奇偶校验的新的和改进了的电子电路。该电路能够在基本上不中断任一总线数据的传送时完成奇偶产生和奇偶校验功能。该电路本身也具有很大的灵活性，通过施加合适的控制信号，可以完成多种不同的奇偶产生和奇偶校验功能。该电路特别适合于对计算机中数据总线之间传送的数据进行缓冲和奇偶校验。当用以上所述的接收器、锁存器和驱动器部件的最佳实施方案来实现该电路时，它具有速度非常快而功耗仍处于可以接受的水平的优点。
虽然这里以某个实施方案来描述本发明的，但应知道本发明并不限于此。例如，虽然接收器、锁存器和驱动器电路的最佳实施方案是用NPN双极晶体管的TTL逻辑来实现的，但这些电路也同样能以其它类型的逻辑，如PNP双极晶体管或者场效应晶体管(FETs)来实现。由此可见，本领域的普通技术人员能在不脱离本发明的精神和不超出本发明的范围的情况下对上述的实施方案在形式上和内容上作出许多改进。
权利要求
1.对在第一和第二数据总线之间传送的数字数据进行缓冲和奇偶校验的设备，包括一系列双向位缓冲器电路，每一上述双向位缓冲器电路包括第一数据通道和第二数据通道，其中，第一数据通道由输入端连到上述第一数据总线的接收器、输入端连到上述接收器输出端的锁存器和输入端连到上述锁存器输出端而输出端连到上述第二数据总线的驱动器组成；第二数据通道由输入端连到上述第二数据总线的接收器、输入端连到上述接收器输出端的锁存器和输入端连到上述锁存器输出端而输出端连到上述第一数据总线的驱动器组成；其特征在于还包括控制上述驱动器以便有选择地将上述驱动器的输出端置于有效驱动状态或高阻状态的装置；控制上述数据锁存器以便有选择地锁存数据或传送数据的装置；和连在所述每一双向位缓冲器电路中的第一数据通道锁存器的输出端的用于响应所述第一数据通道锁存器的输出端的数据而产生一奇偶校验信号的奇偶校验产生装置。
2.根据权利要求1的设备，其特征在于还包括误差检测装置，该装置连到所述奇偶校验产生装置输出端，用于将上述奇偶校验信号和一第二奇偶校验信号比较，如果两奇偶校验信号不相等就产生一误钚藕拧
3.根据权利要求2的设备，其特征在于所述误差检测装置包括其第一输入端连到所述奇偶校验产生器的输出端的逻辑异-或门;和将所述第二奇偶校验信号输入到所述异-或门的第二输入端的装置。
4.根据权利要求3的设备，其特征在于所述第二奇偶校验信号输入装置包括接收所述第二奇偶校验信号的奇偶校验输入端;其输入端连到所述奇偶校验输入端和其输出端连到所述异-或门的第二输入端的奇偶校验接收器;其输入端连到所述奇偶校验产生装置的输出端和其输出端连到所述奇偶校验输入端的奇偶校验驱动器。
5.根据权利要求4的设备，其特征在于所述第二奇偶校验信号输入装置进一步包括一个输出端连到所述奇偶校验驱动器的控制端和所述异-或门的允许端的控制接收器。
6.根据权利要求1的设备，其特征在于在所述每一位缓冲器电路中，所述各锁存器以T型连接的形式在电路节点处与相应的接收器和驱动器相连接;所述各驱动器包括在所述电路节点处与相应的接收器和锁存器相连接的相位分相电路。
7.一种响应一逻辑控制信号以便在所述电路节点处保持所述数据信号的“透明”锁存器电路，该电路与连到一电路节点以便向所述电路节点传送数据信号的装置以及连到所述电路节点以便检测所述数据信号的装置均包括在一种电路中，所述“透明”锁存器电路的特征在于包括以与所述数据传送和检测装置成T-型连接方式接到所述电路节点以便有选择地对在所述电路节点处的所述数据信号进行保持的锁存器装置;连到所述锁存器装置，不论所述数据传送装置的状态如何而起动所述锁存器装置以便传送所述数据信号或在所述电路节点处保持所述数据信号的起动装置。
8.响应逻辑控制信号以便对由电路节点处的输入电路输入的数据信号进行保持的“透明”锁存器电路，其特征在于包括根据从控制端输出的信号而将电流从第一端口传送到第二端口的第一晶体管，所述第一晶体管的第一端口连到所述电路节点，第二端口连到一基准电位;将上述控制信号传送到所述第一晶体管的控制端的装置;其第一端口连到所述第一晶体管的控制端，第二端口连到所述基准电位的第二晶体管;连在所述电路节点和所述第二晶体管的控制端之间的电阻;和响应所述逻辑控制信号产生第二控制信号，以便当所述锁存器对上述电路节点处的所述数据信号进行保持时，将上述电路节点与所述输入电路断开的装置。
9.根据权利要求8的“透明”锁存器电路，其特征在于所述发生装置包括一第三晶体管;将所述控制信号加到所述第三晶体管的控制端的装置;和所述第三晶体管的第二端口连到第二基准电位;所述第三晶体管的第一端口产生所述第二控制信号。
10.根据权利要求9的“透明”锁存器电路，其特征在于所述输入电路用NPN双极晶体管来实现并且包括一开路集电极元件，该元件在所述电路节点处与一提升电阻相连接，所述第二控制信号的功能是控制上述开路集电极元件。
11.根据权利要求10的“透明”锁存器电路，其特征在于，所述锁存器电路用NPN双极晶体管来实现，并且还包括其正极连到所述第一和第二晶体管的发射极，负极接地的肖特基二极管;其正极连到所述第一晶体管的基极，负极连到所述电路节点的肖特基二极管;和其正极连到所述第二晶体管的基极，负极连到所述第二晶体管的集电极的肖特基二极管。
12.根据权利要求11的“透明”锁存器电路，其特征在于还包括其正极连到所述第三晶体管的基极、负极连到所述第三晶体管集电极的肖特基二极管。
13.一种相位分相器，它连在响应输入到一输入端的逻辑输入信号以便起动第一或第二驱动装置的这类驱动器电路中，所述第一驱动装置可驱动使输出端输出一逻辑高信号电平，所述第二驱动装置可驱动使所述输出端输出一逻辑低信号电平，所述相位分相器电路的特征在于包括把电源电压施加到所述第一晶体管的第一端的装置;所述第一晶体管的第一端连到上述第一驱动装置;第二晶体管的第二端连到所述输入端;将所述电源电压施加到所述第二晶体管的控制端的装置;和所述第二晶体管的第一端连到所述第二驱动装置。
14.根据权利要求13的相位分相器电路，其特征在于所述第一驱动装置包括一第三晶体管;所述第二驱动装置包括一第四晶体管;所述第一晶体管的第一端连到上述第二晶体管的控制端;所述第二晶体管的第一端连到上述第四晶体管的控制端。
15.根据权利要求13的相位分相器电路，其特征在于所述相位分相器电路是用NPN双极晶体管来实现的。
16.根据权利要求15的相位分相器电路，其特征在于第一肖特基二极管被跨接在所述第一晶体管的基极一集电极结之间;和第二肖特基二极管被跨接在所述第二晶体管的基极一集电极结之间。
全文摘要
对第一和第二数据总线间传送的数字数据作缓冲和奇偶校验的电路，它包括多个双向位缓冲器电路。各双向位缓冲器电路包括由串接在第一和第二数据总线间的数据接收器、输出端接一奇偶校验电路的锁存器和驱动器组成的第一数据通道；由串接在第二和第一数据总线间的数据接收器、锁存器和驱动器组成的第二数据通道；控制驱动器以有选择地将驱动器输出端置于有效驱动或高阻状态的控制装置；控制锁存器以有选择地锁存或传送数据的控制装置。
文档编号G06F7/58GK1038171SQ8810318
公开日1989年12月20日 申请日期1988年5月26日 优先权日1988年5月26日
发明者帕特里克·M·伯兰德, 迈克·E·丹尼, 吉尼·J·古德茨, 凯威·G·克莱默, 苏珊·L·坦普斯特 申请人:国际商业机器公司