专利名称：除法装置的制作方法
技术领域：
本发明涉及用硬件进行2进制数的除法运算处理的除法装置。
除法运算是通过反复进行运算和结果判定的逐次处理算法来实现的。为了缩短处理时间而提出了特殊的硬件装置，但是，即使如此，与乘法运算和加法运算相比仍然需要很长的处理时间，因此希望实现高速化。下面示出该除法运算算法。此外，在这里设被除数为X、除数为Y和D、第i次部分余数为Ri、商为Q，将商的第i行用qi表示，变换成2进制数的商用Z表示。
除法运算算法步骤1R0←X …被除数(1≤X＜2)D←Y …除数(1≤Y＜2)步骤2q0＝1…商的最高位R1＝R0-D…部分余数(冗余2进制数)步骤3for I＝1 until n dobeginif [ri1ri0ri-1]＜0 qi＝-1if [ri1ri0ri-1]＝0 qi＝0if[ri1ri0ri-1]＞0 qi＝1Ri+1＝2×Ri-qi×Dend步骤4Q＝[q0q1q2…qn]Z←Q变换成2进制数(1/2＜Z＜2)即，首先，在步骤1中，将如1≤X＜2，1≤Y＜2那样归一化的被除数X和除数Y输入。其次，在步骤2中，设商Q的最高位q0为1求冗余2进制数的部分余数R1。此外，该部分余数R1的运算是通过从被除数X减去除数Y而得到的，这里，被除数X和除数Y都是2进制数，因此，通过对每一位直接相减不要进位就可以求冗余2进制数的部分余数R1。其次，在步骤3中，反复判断i＝1、2、…、n时生成的部分余数Ri的高3位“ri1ri0ri-1”是负、0、正中的哪一个，求出必要位数的商qi。最后，在步骤4中，将求出的用冗余2进制数表示的商Q变换成用2进制数表示的商Z并结束处理。
例如
图15示出了“利用冗余2进制数表示的面向VLSI的高速除法器”(高木直史、安浦宽人、矢岛修三；電子情報通信学会論文志D’84/4 Vol.J67-D No.4 p.450～457)中所示的基于上述除法运算算法并使用了冗余2进制数表示的除法装置的整体结构的方框图。该除法装置用ECL(Emitter Coupled Logic；发射极耦合逻辑电路)实现其内部电路，图中的双四边形和单四边形分别表示商决定单元和冗余2进制数加减运算单元。该单四边形表示的冗余2进制数加减运算单元行列并排形成一个冗余2进制数加减器，在由双四边形表示的一个商决定单元和该一个冗余2进制数加减器组成的各列中、执行一次上述除法运算算法步骤3的循环。
图16和图17例如示出了“利用冗余2进制数的高速乘除法器”(谷口隆志、枝松壽一、西三保、國信茂郎、高木直史；電子情報通信学会技術研究報告ED88-48)中所示的构成基于上述除法运算算法并使用了冗余2进制数表示的除法装置的商决定电路和部分余数生成加法电路的结构的方框图。这些商决定电路和部分余数生成加法电路由CMOS(Complementary Metal-Oxide Semiconductor；互补型金属氧化物半导体)电路实现。
图16所示的商决定电路如除法运算算法步骤3所示那样，从部分余数Ri的高3位进行商qi的决定。该部分余数Ri的高3位和商qi的冗余2进制数表示使用{zip，zin}的2个信号、把(1，0，-1)表示为(10，00，01)，能够容易地判断该值是正还是负。因此，该商决定电路的结构就变得简单。
此外，图17所示的部分余数生成加法电路用于上述除法运算算法步骤3的部分余数Ri+1的运算中。该步骤3的部分余数Ri+1的生成必须从左移一位的冗余2进制数的部分余数中减去商qi与除数D之积，但因除数D是2进制数故也可以考虑冗余2进制数和2进制数的运算。因此，在这种情况下构成加法器，当商Q的第i位qi为-1时加除数D，当qi为0时加0，当qi为1时加除数D的2的补数。这样一来，只考虑冗余2进制数和2进制数的加法就行了，因进位的值常常不是负的，所以该部分余数生成加法电路的结构简单。再有，该部分余数生成加法电路中的冗余2进制数的表示与商决定电路不同，使用{zis，zia}的2个信号、把(1，0，-1)表示为(11，10，01)。
通过把这样构成的商决定电路和部分余数生成加法电路排列成阵列状，即，通过把图16所示的商决定电路作为图15中由双四边形表示的商决定单元、把图17所示的部分余数生成加法电路作为由单四边形表示的冗余2进制数加减运算单元进行排列，可以构成正规单元排列的除法装置。再有，冗余2进制数/2进制数变换电路中向商的2进制数的变换是通过从由各商决定电路输出的qip构成的2进制数中减去由qiN构成的2进制数来进行的。
这样，在现有的除法装置中，图16所示的商决定电路和图17所示的部分余数生成加法电路如上所述，使用表示形式不同的冗余2进制数。因此，必须在两电路之间插入变换电路来统一冗余2进制数的表示形式。图18示出这样的变换电路一例的方框图。将把(1，0，-1)表示为(11，10，01)的冗余2进制数变换成把(1，0，-1)表示为(10，00，01)的冗余2进制数。即，当作为zis，zia输入表示+1的(1，1)时，将其变换成(1，0)的zip，zin，输出其翻转信号(0，1)。同样，当输入表示0的(1，0)时，将其变换成(0，0)，输出其翻转信号(1，1)；当输入表示-1的(0，1)时，将其变换成(0，1)，输出其翻转信号(1，0)。
图19示出其输入部附加这样的变换电路的商决定电路的方框图。根据各部分余数生成加法电路生成的部分余数Ri的高3位[ri1 ri0 ri-1]，分别由变换电路从其冗余2进制数的表示形式是把(1，0，-1)表示为(11，10，01)、变换成把(1，0，-1)表示为(10，00，01)，输入到商决定电路。
现有的除法装置如以上那样构成，所以，在运算部分余数的冗余2进制数减法运算单元(部分余数生成加法电路)和决定商的商决定单元(商决定电路系统)之间冗余2进制数的表示形式不同，在商决定之前必须进行变换，因此，存在不仅因变换电路不可缺少而使装置结构复杂、而且因该变换处理产生延迟而妨碍除法运算处理高速化等问题。
本发明是为了解决上述那样的问题而进行的，其目的在于获得可以更高速地处理采用了冗余2进制数的除法运算的除法装置。
本发明的除法器的部分余数的计算和商的位符号判定都采用把(-1，0，1)用(01，00，10)来表示的共同冗余2进制数。
本发明的除法器设有变换装置，把已冗余2进制数化了的位对(1，1)变换成位对(0，0)。
本发明的除法器通过部分余数的最高位和第2位的冗余2进制数的零判定装置及根据这些判定结果对其进行控制的选择装置形成商决定电路，由这些选择装置选择识别部分余数的高3位中的商位符号的冗余2进制数，将其作为判定结果输出。
本发明的除法器在商决定电路中还设有部分余数的第3位的冗余2进制数的零判定装置，根据3个零判定装置的判定结果的逻辑值、输出表示部分余数的高3位为0的判定信号。
本发明的除法器中，冗余2进制数加法器包括生成表示除数的冗余2进制数位的翻转值ei+L、ei-L的“与”及其翻转值的信号对的第1逻辑装置；生成表示部分余数的冗余2进制数位的翻转值fi+L、fi-L的“与”及其翻转值的信号对的第2逻辑装置；生成基于除数的冗余2进制数位的翻转值之一和部分余数的冗余2进制数位的翻转值之一的逻辑值的信号的第3逻辑装置；生成表示除数的冗余2进制数位的翻转值的另一方和部分余数的冗余2进制数位的翻转值的另一方之“与”及其翻转值的信号对1iL、1iH并送至次级的第4逻辑装置；从第2逻辑装置的输出信号根据第1逻辑装置的输出生成互补信号riH、riL的第1门装置；根据第1门装置的输出信号riH、riL把来自前级第4逻辑装置的信号1i-1L、1i-1H直接输出或调换后输出的第2门装置；根据第1门装置的输出信号riH、riL从来自前级第4逻辑装置的信号1i-1L、1i-1H或第3逻辑装置的输出信号生成互补信号对βiH、βiL并送至次级的第3门装置；以及从来自前级的第3门装置的信号βi-1H、βi-1L及第2门装置的输出信号生成该冗余2进制数加法器的加法运算输出的冗余2进制数位的翻转值hi+L、hi-L的第5逻辑装置。
本发明的除法器中，作为第1门装置是用来根据第1逻辑装置的输出，选择第2逻辑装置的互补输出信号之一并从此生成信号riH及其翻转信号riL的装置；作为第2门装置是用来输出根据第1门装置的输出信号riH、riL选择了的来自前级第4逻辑装置的信号对li-1L、li-1H之一的信号及其翻转信号的装置；作为第3门装置是用来根据第1门装置的输出信号riH、riL选择来自前级的第4逻辑装置的信号li-1H或第3逻辑装置输出信号之一、并从此生成信号βi-1L及其翻转信号βi-1H的装置。
本发明的除法器中，作为第1和第2门装置，使用把输入的互补信号调换其输出位置并输出的装置，把第3逻辑装置的输出信号作为互补的信号对，通过第3门装置选择该第3逻辑装置输出信号对或来自前级第4逻辑装置的信号对li-1L、li-1H之一，将其作为信号βi-1H、βi-1L向次级输出。
本发明的除法器用传输门形成冗余2进制数加法器的第1～第3门装置。
本发明的除法器中，在冗余2进制数加法器上附加下述装置来形成冗余2进制数加减器输入与第3逻辑装置不在同一侧的除数的冗余2进制数位的翻转值或部分余数的冗余2进制数位的第8逻辑装置；输入与第4逻辑装置不在同一侧的除数的冗余2进制数位的翻转值或部分余数的冗余2进制数位并生成表示其“与”及其翻转值的信号对lsiL、lsiH的第9逻辑装置；根据第1门装置的输出信号riH、riL把来自前级第9逻辑装置的信号lsi-1L、lsi-1H直接地或调换后输出的第4门装置；从来自前级第9逻辑装置的信号lsi-1L、lsi-1H或第8逻辑装置的输出信号、根据第1门装置的输出信号riH、riL生成互补的信号对βsiH、βsiL并向次级送出的第5门装置；以及从来自前级第5门装置的信号βsi- 1H、βsi-1L和第4门装置的输出信号生成减法运算输出的冗余2进制数位的翻转值hsi+L、hsi-L的第10逻辑装置。
本发明除法器中，把冗余2进制数加减器的第3和第8逻辑装置的输出信号分别作为互补的信号，用把输入信号对调换其输出位置进行输出的传输门形成第1、第2和第4门装置；用将第3或第8逻辑装置的输出信号对和来自前级的信号对lai-1L、lai-1H或lsi-1L、lsi-1H进行转换的传输门形成第3和第5门装置。
本发明的除法器利用根据商决定电路的控制信号进行加法运算工作和减法运算工作的转换的附带工作转换功能的冗余2进制数加法器，来代替冗余2进制数加法器和冗余2进制数减法器。
本发明的除法器中把在冗余2进制数加法器上附加了用来自商决定电路的控制信号去调换冗余2进制数加法器的输入一方的冗余2进制数的位对的信号通路调换器的装置，作为附带工作调换功能的冗余2进制数加法器来使用。
本发明的除法器使用具有下述功能的装置，作为附带工作调换功能的冗余2进制数加法器，根据第3逻辑装置和第11逻辑装置从除数和部分余数的冗余2进制数位的翻转信号生成加法用信号kaiL、laiL，同时，除数或部分余数的冗余2进制数位的翻转信号之一不输入第8逻辑装置和第12逻辑装置而输入第3逻辑装置和第11逻辑装置，从而生成减法用信号ksiL和lsiL，利用信号通路选择装置选择信号kaiL和ksiL之一，把它输入到第3门装置，同时，选择信号1aiL和1siL之一，把它及其翻转信号一起向次级送出。
图1是示出本发明的实施例1的除法装置的主要部分的方框图；图2是示出实施例1中冗余2进制数加法器的1位的电路例的方框图；图3是示出实施例1中商决定电路的电路例的方框图；图4是示出实施例1中商决定电路的变形例的方框图；图5是示出实施例1中商决定电路的另一变形例的方框图；图6是示出本发明的实施例2的除法电路中冗余2进制数加法器的1位的电路例的方框图；图7是示出本发明的实施例3的除法电路中冗余2进制数加法器的1位的电路例的方框图；图8是示出本发明的实施例4的除法电路中冗余2进制数加减器的1位的电路例的方框图；图9是示出本发明的实施例5的除法电路中冗余2进制数加减器的1位的电路例的方框图；图10是示出本发明的实施例6的除法电路中冗余2进制数加减器的1位的电路例的方框图；图11是示出本发明的实施例7的除法装置的主要部分的方框图；图12是示出本发明的实施例7中附带工作转换功能的冗余2进制数加法器的1位的结构例的方框图；图13是示出本发明的实施例7中信号通路选择电路的一例的方框图；图14是示出本发明的实施例8的除法装置中附带工作转换功能的冗余2进制数加法器的1位的电路例的方框图；图15是示出现有的除法装置的整体结构的方框图；图16是示出现有的商决定电路的电路例的方框图；图17是示出现有的部分余数运算电路的1位的电路例的方框图；图18是示出现有的冗余2进制数变换电路的电路例的方框图；图19是示出现有的连接有冗余2进制数变换电路的商决定电路的电路例的方框图。
下面说明本发明的一实施例。
实施例1图1是示出本发明的实施例1的除法装置的主要部分的方框图，示出冗余2进制数除法器阵列的第j列的结构。图中，1是对于由2个数相减形成的对而定义的冗余2进制数、即用(0，1)表示-1、用(0，0)表示0、用(1，0)表示+1的3值冗余2进制数的第(j-1)个部分余数、利用其高3位去判定商位的符号的商决定电路。第(j-1)个部分余数的初始值是通常的2进制数的被除数。2是把上述冗余2进制数的除数加到上述冗余2进制数的第(j-1)个部分余数上的冗余2进制数加法器，3是从上述冗余2进制数的第(j-1)个部分余数减去上述冗余2进制数的除数的冗余2进制数减法器。4是根据商决定电路1的输出来选择冗余2进制数加法器2的输出、输入的第(j-1)个部分余数1本身或者是冗余2进制数减法器3的输出中的某一个作为第j个部分余数输出的选择电路。
下面，说明工作情况。
这时，平行地执行求第j个部分余数所必要的计算、即面向第(j-1)个部分余数的除数的加法运算和来自第(j-1)个部分余数的除数的减法运算，和从第(j-1)个部分余数求得的选择信号的生成、即由商决定电路1产生的符号判定，根据商决定电路1生成的控制信号来驱动选择电路4，选择冗余2进制数加法器2的输出、冗余2进制数减法器3的输出、或第(j-1)个部分余数本身中的某一个作为第j个部分余数输出。这样，商决定电路1的输出作为选择电路4的选择信号使用，同时，送至商的数据型变换电路(省略图示)变换成2进制数并作为商输出。此外，由选择电路4选出的第j个部分余数利用与图1同样构成的第(j+1)个冗余2进制数除法器阵列进行同样的处理。
这里，本发明所用的冗余2进制数如上所述是由两个数相减形成的对来定义的，所以采用用(0，1)表示-1、用(0，0)表示0、用(1，0)表示+1的3值冗余2进制数的表示形式，本发明的优点在于，在进行该除法器装置的内部运算时一直使用该冗余2进制数。对于被除数，在第1个部分余数演算结束之后使其变换成上述冗余2进制数，但对于除数则必须在演算前进行变换。这里，数值X可以用X＝2X-X表示，所以，若将除数以2X-X的形式进行冗余2进制数表示的变换，则可以变换成上述冗余2进制数。此外，2进制数若左移一位就变成2倍，故当设通常的2进制数表示的除数为Xbin、冗余2进制数表示的除数为Xrb，则Xrb的各位是由左移一位的Xbin(即2Xbin)和没有移位的Xbin的位对构成。再有，Xbin的位对为(1，1)时设置变换装置将其变换成(0，0)。该Xrb的位对(1，1)向(0，0)的变换只对反复进行除法运算的第1次运算有影响，所以，除法装置整体延迟的增加是极小的。
图2是示出计算部分余数所用的冗余2进制数加法器2的1位的电路例的方框图。图中，11是生成表示除数的冗余2进制数位的翻转值ei+L、ei-L的“与”及其翻转值的信号对的第1逻辑装置，12是生成表示部分余数的冗余2进制数位的翻转值fi+L、fi-L的“与”及其翻转值的信号对的第2逻辑装置，13是生成表示除数的冗余2进制数位ei+L和部分余数的冗余2进制数位fi+L的“与非”信号的第3逻辑装置，14是生成表示除数的冗余2进制数位ei-L和部分余数的冗余2进制数位fi-L的“与”及其翻转值的信号对1iL、1iH的第4逻辑装置。15具有根据第1逻辑装置11的输出来选择第2逻辑装置12的输出信号对之一的CMOS传输门，是生成表示所选择的信号的‘真’和‘补’的互补的一对信号riH、riL的第1门装置。
16具有根据该第1门装置15的输出信号riH、riL、选择从前级(第(i-1)位)第4逻辑装置14送来的互补信号1i-1L、1i-1H之一的CMOS传输门，是生成表示所选择的信号的‘真’和‘补’的互补的一对信号的第2门装置。17具有根据从第1门装置15输出的信号riH、riL、选择从前级的第4逻辑装置14送来的互补信号1i-1H和第3逻辑装置13的输出之一的CMOS传输门，是生成表示所选择的信号的‘真’和‘补’的互补的一对信号βiH、βiL的第3门装置。18是取从前级第3门装置17送来的信号βi-1H和βi-1L及第2门装置16的互补的一对输出信号的“与非”、生成该冗余2进制数加法器2的加法运算输出的冗余2进制数位的翻转值hi+L、hi-L的第5逻辑装置。
下面，说明工作情况。
已输入该冗余2进制数加法器2的部分余数的冗余2进制数的翻转值fi+L和fi-L由第2逻辑装置12的与非门接受，将表示该与非门的“与非”和倒相器产生的该翻转值的信号输入到第1门装置15。形成该第1门装置15的CMOS传输门由接受了除数的冗余2进制数位ei+L、ei-L的第1逻辑装置11的与非门的输出和由倒相器产生的该翻转值控制，选择由第2逻辑装置12接受的互补信号之一，将它直接作为riH信号、还将由倒相器翻转了的信号作为riL输出到第2门装置16和第3门装置17。
在接受了这些信号riH和riL的第2门装置16中，CMOS传输门由该信号riH、riL控制，选择前级(第(i-1)位)第4逻辑装置14产生的信号1i-1H和1i-1L之一，该选择了的信号和由倒相器产生的该信号的翻转信号送至第5逻辑装置18。在第5逻辑装置18中，取该第2门装置16的补的输出信号和来自前级的第3门装置17的βi-1H的“与非”，生成该冗余2进制数加法器2加法运算输出的冗余2进制数位的翻转值hi+L，同时取该第2门装置16的真的输出信号和来自前级的第3门装置17的βi-1L的“与非”，生成该冗余2进制数加法器2加法运算输出的冗余2进制数位的翻转值hi-L，将它输出到选择电路4。
此外，除数的冗余2进制数位ei-L和部分余数的冗余2进制数位fi-L也输入到第4逻辑装置14，通过用其与非门取这两者的“与非”、生成信号1iL，将它与由倒相器翻转了的信号1iH一起向次级(第(i+1)位)送出。进而，除数的冗余2进制数位ei+L和部分余数的冗余2进制数位fi+L也输入到第3逻辑装置13，根据它们的“与非”生成的信号输入第3门装置17。该第3门装置17的CMOS传输门根据从第1门装置15输出的信号riH、riL、选择来自该第3逻辑装置13的信号或者来自前级(第(i-1)位)第4逻辑装置14的信号1i-1H之一，生成信号βi-1L和由倒相器把它翻转了的信号βi-1H，将它们向次级送出。
这里，本发明的除法装置中冗余2进制数加法器2中的冗余2进制数的表示是由两个数相减形成的对来定义的，分别由用(0，1)表示-1、用(0，0)表示0、用(1，0)表示+1的3值来表示。在这样的冗余2进制数的系统中，通过调换形成冗余2进制数的位对来进行正负的翻转，所以，当想使加法器作为减法器工作时，只要调换输入信号中之一位对的连接即可。因此，图1所示的冗余2进制数减法器3，只要调换输入的除数或部分余数的冗余2进制数位的翻转值ei+L、ei-L或fi+L、fi-L之一，就成为与上述冗余2进制数加法器2一样的电路结构。
图3是示出对输入的第(j-1)个部分余数的冗余2进制数RBin(0)～RBin(n)、从其高3位RBin(0)～RBin(2)判定商位的符号并输出其判定结果RBquot的位对(RBquotPH，RBquotNH)的商决定电路1的电路例的方框图。这里，RBin(i)是由(RBinPH(i)，RBinNH(i))构成的位对，RBinPL(i)是RBinPH(i)的翻转值，RBinNL(i)是RBinNH(i)的翻转值。
图中，31是进行最高位的冗余2进制数RBin(0)的零判定从而生成表示其位对RBinPL(0)和RBinNL(0)的“与”及其翻转值的信号对的第1零判定装置，32是进行第2位的冗余2进制数R Bin(1)的零判定从而生成表示其位对RBinPL(1)和R BinNL(1)的“与”及其翻转值的信号对的第2零判定装置，33是根据从该第2零判定装置32输出的信号对、选择第2位冗余2进制数R Bin(1)或第3位冗余2进制数R Bin(2)中之一的第1选择装置，34是根据该第1零判定装置31输出的信号对选择该第1选择装置33的选择输出或最高位的冗余2进制数R Bin(0)中之一、把它作为判定结果的位对RBquotPH、RBquotNH输出的第2选择装置。
下面，说明工作情况。
在第1零判定装置31中，判定最高位的冗余2进制数R Bin(0)是否为(0，0)，即其位对RBinPL(0)和RBinNL(0)是否都为1。若两者不都为1，就知道该位中商位的符号了，故根据第1零判定装置31的输出信号对选择第2选择装置34的门，作为判定结果RBquot的位对RBquotPH、RBquotNH输出最高位的冗余2进制数RBin(0)的位对RBinPL(0)和RBinNL(0)的翻转值。再有，若最高位的冗余2进制数R Bin(0)是(0，0)，即其位对RBinPL(0)和RBinNL(0)都为1，则第2选择装置34的门根据第1零判定装置31的输出信号对选择第1选择装置33的输出端。
这时，第2零判定装置32判定第2位的冗余2进制数R Bin(1)是否为(0，0)，即其位对RBinPL(1)和RBinNL(1)是否都为1。若其结果两者不都为1，就知道该位中商位的符号了，故根据第2零判定装置32的输出信号对选择第1选择装置33的门，作为判定结果RBquot的位对RBquotPH、RBquotNH，经第2选择装置34输出第2位的冗余2进制数R Bin(1)的位对RBinPL(1)和RBinNL(1)的翻转值。
再有，若第2位的冗余2进制数R Bin(1)的位对RBinPL(1)和RBinNL(1)都为1，则第1选择装置33的门根据第2零判定装置32的输出信号对来选择，作为判定结果RBquot的位对RBquotPH、RBquotNH，经第2选择装置34输出第3位的冗余2进制数R Bin(2)的位对RBinPL(2)和RBinNL(2)的翻转值。这时，若第3位的冗余2进制数R Bin(2)是(0，0)，即其位对RBinPL(2)和RBinNL(2)都为1，则判定结果RBquot的位对RBquotPH、RBquotNH都变成0，所以不能判定符号，将它直接作为0来处理。
这样，由两个数相减形成的对所定义的冗余2进制数、即用(01，00，10)表示(-1，0，1)的3值冗余2进制数的表示形式容易进行符号的判定，因此，采用了图3所示的冗余2进制数的商决定电路1得到简化而且速度高。再有，图3电路的临界通路的逻辑级数是5级，只由传送门、倒相器、2输入端与非门的高速门电路构成。此外，图2所示的部分余数的计算中所用的冗余2进制数加法器2也与该商决定电路1一起由上述冗余2进制数系统构成，所以，不必进行两者之间表示形式的变换。再有，因冗余2进制数加法器2和冗余2进制数减法器3工作速度高，由该商决定电路1和选择电路4构成的系统成为该除法装置的临界通路，故商决定所需要的延迟是非常重要的。
选择电路4根据商决定电路1的输出结果、即商位为正、为负、为0时的3个条件而工作，选择冗余2进制数加法器2的输出、冗余2进制数减法器3的输出和第(j-1)个部分余数本身中的某一个作为第i个部分余数。首先，当商决定电路1的输出RBquotNH为逻辑值1时，商位变正，这时，因RBquotPH和RBquotNH不同时为1，故RBquotPH可以直接作为“商位为正”的判定信号使用。同样，当商决定电路1的输出RBquotNH为逻辑值1时，商位变负，这时，因RBquotPH和RBquotNH不同时为1，故RBquotPH可以直接作为“商位为负”的判定信号使用。若来自商决定电路1的判定结果RBquot是“商位为正”时选择电路4选择冗余2进制数减法器3的输出、若是“商位为负”时则选择电路4选择冗余2进制数加法器2的输出作为第j个部分余数而输出。
这里，进而也有必要判定“商位为0”。因此，图4和图5示出附加了输出表示该意义的信号RBquotZH的功能的商决定电路1的电路例。图4所示的商决定电路1具备进行第3位冗余2进制数R Bin(2)的零判定、生成表示该位对RBinPL(2)和RBinNL(2)的“与”信号的第3零判定装置35，将该第3零判定装置35的输出、以及第1零判定装置31和第2零判定装置32的“与”信号输入到第6逻辑装置36，通过取这些信号的“与”来生成上述信号RBquotZH。而且，图5所示的商决定电路1将从第2选择装置34输出的信号RBquotPH和RBquotNH输入到第7逻辑装置37，通过取这些信号的“或非”来生成上述信号RBquotZH。
从而，若输入的第(j-1)个部分余数的高3位冗余2进制数R Bin(0)～R Bin(2)的位对全部为(0，0)，则从商决定电路1输出的表示该“商位为0”的信号RBquotZH成为1，其它输出RBquotPH和RBquotNH同时成为0。选择电路4据此选择输入的第(j-1)个部分余数本身，作为第j个部分余数而输出。再有，如图4所示，若构成通过由第6逻辑装置36取第1～第3零判定装置31、32、35的输出的“与”来生成的信号RBquotZH，则可以实现高速工作，如图5所示，若构成通过由第7逻辑装置37取信号RBquotPH和RBquotNH的“或非”来生成的信号RBquotZH，则可以减少电路元件数。
这样，若按照本实施例1的除法装置，不仅能构成高速工作的商决定电路1，而且，由于内部所用的冗余2进制数表示形式一直相同，故不需要中途的变换电路，具有可以实现除法运算的高速工作等的效果。
实施例2
在上述实施例1中，作为冗余2进制数加法器2和冗余2进制数减法器3，已就使用图2所示的电路结构的情况进行了说明，但采用其它的电路结构亦可。图6是示出这样这样的本发明实施例2的除法装置的冗余2进制数加法器2的1位的电路例的方框图，对于相应部分附上和图2相同的符号并省略其说明。图中，19是在生成表示除数的冗余2进制数位ei+L和部分余数的冗余2进制数位fi+L的“与”及其翻转值的信号对这一点上与图2附有符号13的装置不同的第3逻辑装置。20是在由根据第1逻辑装置11的输出、用信号riH和riL调换从第2逻辑装置输出的互补信号对并输出的NMOS传输门来形成的这一点上、与图2附有符号15的装置不同的第1门装置。21是在由根据上述信号riH和riL、转换来自前级(第(i-1)位)的信号1ai-1L、1ai-1H并向第5逻辑装置18输出的NMOS传输门来形成的这一点上、与图2附有符号16的装置不同的第2门装置。22是在由根据上述信号riH和riL、转换来自第3逻辑装置19的信号对和来自前级的信号1ai-1L和1ai-1H并作为向次级(第(i+1)位)的信号1ai-1L和1ai-1H输出的NMOS传输门来形成的这一点上与图2附有符号17的装置不同的第3门装置。
这里，基本工作与图2所示的实施例1中冗余2进制数加法器一样，该图6所示的电路比图2所示的电路工作速度更高，因此，在部分余数运算形成临界通路时，因使用该电路而高速化。再有，究竟是商决定电路1还是部分余数的运算形成临界通路呢？由于选择电路4的延迟因数据的位宽而不同，故依赖于位宽。这是因为，数据通过选择电路4的时间大致一定，与此相反，来自商决定电路1的选择信号则是位宽越宽延迟越多。
实施例3在上述实施例2中，就使用NMOS传输门作为第1～第3门装置进行了说明，但分别用CMOS传输门去代替该NMOS传输门亦可。图7是示出这样的本发明实施例3的除法装置的冗余2进制数加法器2的1位的电路例的方框图，相应部分附上和与图6同样的符号并省略其说明。图中，23是用CMOS传输门替代实施例2中第1门装置20的NMOS传输门的第1门装置，24是同样的第2门装置，25是同样的第3门装置。
下面，说明工作情况。
形成第1门装置23的CMOS传输门由从第1逻辑装置11输出的信号对控制，把从第2逻辑装置12送来的真的信号作为riH、补的信号作为riL或真的信号作为riL、补的信号作为riH替换并输出。第2门装置24和第3门装置25的CMOS传输门由从该第1门装置23输出的信号riH和信号riL控制。在第2门装置23中，根据该信号riH和riL、转换来自前级(第(i-1)位)向第5逻辑装置18的各与非门的输入信号1i-1L和1i-1H。此外，在第3门装置25中，根据该信号riH和riL、转换第3逻辑装置19输出的互补信号对和来自前级的信号1i-1L和1i-1H作为向次级第(i+1)位输出的信号βiH和βiL。其它工作和实施例1一样。
该图7所示的实施例3的减法运算装置的冗余2进制数加法器比图2所示的实施例1的电路工作速度更高，所以在部分余数运算形成临界通路时因使用该电路而高速化。此外，在低电源电压时该实施例3的电路比图6所示的实施例2的电路更能高速而稳定地工作。
实施例4上述实施例1的结构是将冗余2进制数加法器2和冗余2进制数减法器3完全分开分别独立地设置，但也可以把它们统一成一个冗余2进制数加减器、共用一个电路。即，在进行部分余数运算时，因为从图2所示的电路的第1门装置15输出的信号riH和riL作为加法器工作和作为减法器工作时、在逻辑上是等效的，所以，可以将这部分在加法部和减法部中共同化。图8是示出将这样的一个电路在加法部和减法部中共同化以后的本发明实施例4的冗余2进制数加减器的1位的电路例的方框图。与图2所示的实施例1的冗余2进制数加法器一样，由第1～第4逻辑装置11～14、第1～第3门装置15～17和第5逻辑装置18，形成加法部。
此外，41是与上述加法部中第3逻辑装置13相当的第8逻辑装置，42同样是与第4逻辑装置14相当的第9逻辑装置，在这些第8和第9逻辑装置41和42中，输入了除数的冗余2进制数位的翻转值ei+L和ei-L，其输入位置与输入到第3和第4逻辑装置13和14时相互交换。43是相当于加法部分第2门装置16的第4门装置，44同样是相当于第3门装置17的第5门装置，45同样是相当于第5逻辑装置18的第10逻辑装置。这些第8～第10逻辑装置41、42和45，以及第4和第5门装置43和44共同使用第1和第2逻辑装置11和12以及第1门装置15，形成减法部。
加法部的工作与图2所示的实施例1中冗余2进制数加法器2一样，此外，在交换输入除数的冗余2进制数位的翻转值ei+L和ei-L或部分余数的冗余2进制数的翻转值fi+L和fi-L中之一(在图示的例中是ei+L和ei-L)的减法部中，按照与加法部一样的工作执行减法运算处理。
这样，通过使第1和第2逻辑装置11和12、以及第1门装置15在加法部和减法部中共同使用，可以用比实施例1少的元件数构成除法装置。
实施例5这样的加法部和减法部共用一部分电路也可以应用于实施例2所示的电路。图9是示出本发明实施例5的冗余2进制数加减器的1位的电路例的方框图。与图6所示的实施例2的冗余2进制数加法器一样，由第1～第4逻辑装置11、12、19、14、第1～第3门装置20～22和第5逻辑装置18形成加法部。此外，46是与第3逻辑装置19相当的第8逻辑装置，42是与第4逻辑装置14相当的第9逻辑装置，47是与第2门装置21相当的第4门装置，48是与第3门装置22相当的第5门装置，45是与第5逻辑装置18相当的第10逻辑装置，不是输入到加法部、而是在第8和第9逻辑装置46和42上输入除数的冗余2进制数位的翻转值ei+L和ei-L，形成减法部。
这样，在进行部分余数的运算时，从第1门装置20输出的信号riH和riL、在加法器工作和减法器工作时在逻辑上也是等效的，故可以将该部分在加法部和减法部中共用。因此，可以用比实施例2少的元件数构成除法装置，可以比实施例4的工作速度高。
实施例6加法部和减法部共用一部分电路的这种方式也可以应用于实施例3所示的电路。图10是示出本发明实施例6的冗余2进制数加减器的1位的电路例的方框图。与图7所示的实施例3的冗余2进制数加法器一样，由第1～第4逻辑装置11、12、19、14、第1～第3门装置23～25和第5逻辑装置18形成加法部。此外，46是与第3逻辑装置19相当的第8逻辑装置，42是与第4逻辑装置14相当的第9逻辑装置，49是与第2门装置24相当的第4门装置，50是与第3门装置25相当的第5门装置，45是与第5逻辑装置18相当的第10逻辑装置，不是输入到加法部、而是在第8和第9逻辑装置46和42上输入除数的冗余2进制数位的翻转值ei+L和ei-L，形成减法部。
这样，在进行部分余数的运算时，从第1门装置23输出的信号riH和riL、在加法器工作和减法器工作时在逻辑上也是等效的，故可以将该部分在加法部和减法部中共用。因此，可以用比实施例3少的元件数构成除法装置，可以比实施例4的工作速度高，在低电源电压时比实施例5的电路更能高速而稳定地工作。
实施例7在上述各实施例中，就单个设置冗余2进制数加法器和冗余2进制数减法器、设置具有加法部和减法部的冗余2进制数加减器、单个设置为了进行用于求部分余数的加法运算和减法运算的系统的装置进行了说明，但代之以采用具有转换加法运算工作和减法运算工作的功能的冗余2进制数加法器亦可。图11是示出本发明实施例7的除法装置的主要部分的方框图，示出冗余2进制数除法器阵列的第j列的结构。图中，1是与实施例1中的一样的商决定电路，5是根据来自该商决定电路1的控制信号调换输入的除数或第(j-1)个部分余数的冗余2进制数的位对、附带进行加法运算工作和减法运算工作的转换的工作转换功能的冗余2进制数加法器。4是根据来自商决定电路1的控制信号、选择该附带工作转换功能的冗余2进制数加法器5的输出和第(j-1)个部分余数中之一、将其作为第j个部分余数输出的选择电路。
图12是示出该实施例7中使用的附带工作转换功能的冗余2进制数加法器5的1位的电路结构例的方框图。图中，6是与图1附有符号2所示的实施例1一样的冗余2进制数加法器，7是如图12所示例如由CMOS传输门构成、根据来自商决定电路1的控制信号可以将除数的冗余2进制数的位对调换的信号通路调换器。
下面，说明工作情况。
在图13所示信号通路调换器中，根据输入的控制信号控制CMOS传输门的导通，例如，控制信号为低电平时将图13所示的端子A上输入的信号从端子a输出，把从端子B输入的信号从端子b输出。另一方面，当控制信号为高电平时将端子A上输入的信号从端子b输出，把从端子B输入的信号从端子a输出。因此，若使除数的冗余2进制数的位对ei+L、ei-L向冗余2进制数加法器6的输入是经过信号通路调换器来进行的话，则可以根据控制信号将该除数的冗余2进制数的位对ei+L、ei-L的关系直接输入或调换输入。
商决定电路1使用第(j-1)个部分余数的高3位进行符号判定，输出判定结果的位对RBquotPH、RBquotNH和BquotZH，若把该判定结果的位对RBquotPH或RBquotNH作为控制信号、输入到附带工作转换功能的冗余2进制数加法器上，则根据商决定电路1的判定结果、可以转换冗余2进制数加法器6的加法运算工作和减法运算工作。选择电路4根据来自商决定电路1的信号RBquotPH、RBquotNH和BquotZH、选择该附带工作转换功能的冗余2进制数加法器5的输出或第(j-1)个部分余数中之一，将其作为第j个部分余数而输出。
在这样构成除法装置时，商决定电路1和冗余2进制数加减器6的工作因逐次执行而速度下降，但因没有必要象实施例1那样把冗余2进制数加法器2和冗余2进制数减法器3分别设置，所以可减少硬件数量。
实施例8图14是示出本发明实施例8的除法装置中使用的附带工作转换功能的冗余2进制数加法器的结构例的方框图。在相应部分附上与图8相同的符号并省略其说明。图中，51是与第4逻辑装置14对应的第11逻辑装置，52是与第9逻辑装置42对应的第12逻辑装置，它们只输出信号1aiL或1siL，在不输出与它们互补的信号1aiH或1siH这一点上与上述第4逻辑装置14、第9逻辑装置42不同。53是根据控制信号SubcontH、在选择从第3逻辑装置13输出的信号kaiL或从第8逻辑装置41输出的信号ksiL中之一生成信号kiL并将其转送到第3门装置17的同时，选择从第11逻辑装置51输出的信号laiL或从第12逻辑装置52输出的信号lsiL中之一生成信号liL的信号通路选择装置。54是使利用该信号通路选择装置53生成的信号liL翻转、生成信号liH的逻辑翻转装置，这些信号liL、liH向次级(第(i+1)位)送出。
下面，说明工作情况。
如实施例4中利用图8所说明的那样，从冗余2进制数加法器的第1门装置15输出的信号riH和riL无论在加法运算工作时还是在减法运算工作时都进行相同的逻辑工作。但是，输入到第3门装置17上的信号kiL和次级(第(i+1)位)输出的信号liL在加法运算工作和减法运算工作时执行不同的逻辑工作。因此，通过第3、第8逻辑装置13、41，以及第11、第12逻辑装置51、52重新生成与加法运算工作时的kiL、liL相当的信号kaiL、laiL和与减法运算工作时的kiL、liL相当的信号ksiL、lsiL，用控制信号SubcontH控制信号通路选择装置53，通过通路选择使在加法运算工作时kaiL、laiL由信号kiL、liL来反映、在减法运算工作时ksiL、lsiL由信号kiL、liL来反映，实现与实施例7等效的功能。
该电路中的变形部分的结构与图2、图6、图7中相同，所以，也可以与实施例2和实施例3的冗余2进制数加法器一样地进行变型。
该实施例8的附带转换功能的冗余2进制数加法器的信号通路的转换工作比实施例7推迟、与冗余2进制数加法电路的前半部分的工作重叠，所以，速度上的缺陷比实施例7小。
若按照本发明，构成为部分余数的计算和商位的符号判定共同采用把(-1，0，1)用(01，00，10)来表示的冗余2进制数，所以，不需要用于冗余2进制数变换的装置，因而具有能得到高速工作的除法器的效果。
若按照本发明，构成为通过变换装置把已冗余2进制数化的位对(1，1)变换成位对(0，0)，因而冗余2进制数的各位具有可由通常的2进制数左移1位和不移位所组成的位对得到的效果，因上述从(1，1)到(0，0)的变换只对反复进行的除法运算的最初的1次有影响，因此，除法装置整体延迟的增加是极小的。
若按照本发明，构成为通过由部分余数的最高位和第2位的冗余2进制数的零判定结果进行控制的选择装置来选择部分余数的高3位中的商位符号已知的冗余2进制数，因此，具有可谋求商决定电路高速化的效果。
若按照本发明，构成为也进行部分余数的第3位的冗余2进制数的零判定并根据判定结果输出表示部分余数的高3位为0的判定信号，因此，具有可以判定“商位为0”的效果。
若按照本发明，构成为由第1逻辑装置的输出控制第1门装置并从第2逻辑装置的输出信号生成互补信号riH、riL，将第4逻辑装置从除数和部分余数的冗余2进制数位生成的信号对1iL、1iH送至次级，第3逻辑装置把从除数和部分余数的冗余2进制数位生成的信号输入到由来自第1门装置的信号riH、riL控制的第3门装置，从该信号或来自前级来的信号1i-1L、1i-1H生成互补信号对βiH、βiL并送至次级，同时，根据来自第1门装置的信号riH、riL进行第2门装置的控制，将来自前级的信号1i-1L、1i-1H直接或调换后输出，将它们和来自前级的信号βi-1H、βi-1L及第2门装置的输出信号输入到第5逻辑装置，生成该冗余2进制数加法器的加法运算输出的冗余2进制数位的翻转值hi+L、hi-L，因此，部分余数的运算也可以使用以(01，00，10)来表示(-1，0，1)那样的冗余2进制数，具有可使除法运算高速化的效果。
若按照本发明，构成为利用第1门装置根据第1逻辑装置的输出选择第2逻辑装置的互补输出信号之一，生成信号riH、riL，利用第2门装置根据第1门装置的输出信号riH、riL选择来自前级的第4逻辑装置的信号对li-1L、li-1H之一、输出互补信号，利用第3门装置根据第1门装置的输出信号riH、riL选择来自前级的信号li-1H或第3逻辑装置输出信号之一、据此生成信号βiL及其翻转信号βiH，因此，具有可以减少冗余2进制数加法器的硬件数量的效果。
若按照本发明，构成为作为第1和第2门装置使用把输入的互补信号调换其输出位置并输出的装置，把第3逻辑装置的输出信号作为互补信号对，通过第3门装置选择该第3逻辑装置的输出信号对或来自前级的信号对li-1L、li-1H中之一，将其作为信号βiH、βiL向次级输出，因此，具有能得到更高速工作的冗余2进制数加法器、在部分余数运算为临界通路时通过采用该冗余2进制数加法器可进行高速除法运算处理的效果。
若按照本发明，构成为用传输门形成冗余2进制数加法器的第1～第3门装置，因此，具有在低电源电压时高速而且稳定工作的效果。
若按照本发明，构成为加法部和减法部共用第1逻辑装置、第2逻辑装置和第1门装置，形成冗余2进制数加减器，因此具有能得到硬件数量较少的除法装置的效果。
若按照本发明，构成为用传输门形成各门装置，因此，具有用数量较少的硬件就能实现在低电源电压时高速而且稳定工作的冗余2进制数加减器的效果。
若按照本发明，构成为利用根据来自商决定电路的控制信号进行加法运算工作和减法运算工作的转换的附带工作转换功能的冗余2进制数加法器来代替冗余2进制数加法器和冗余2进制数减法器，因此，具有能得到硬件数量少的除法装置的效果。
若按照本发明，构成为使用信号通路调换器根据来自商决定电路的控制信号来调换冗余2进制数加法器一方输入的冗余2进制数的位对，因此，具有可以使冗余2进制数加法器变动不大而实现附带工作转换功能的冗余2进制数加法器的效果。
若按照本发明，构成为将第3逻辑装置和第11逻辑装置生成的加法用信号kaiL、laiL以及第8逻辑装置和第12逻辑装置生成的减法用信号ksiL和lsiL输入到信号通路选择装置，根据控制信号选择其中之一，据此生成送往第3门装置的信号kiL和送往次级的信号liL、liH，因此，具有可以得到在速度上缺陷小并附带工作转换功能的冗余2进制数加法器的效果，这是因为信号通路的调换工作推迟、与冗余2进制数加法器前半部分的工作重叠，所以，与由输入部进行信号通路的调换相比其速度上的缺陷小。
权利要求
1.一种除法装置，其特征在于，包括商决定电路，根据第(j-1)个部分余数的高3位判定商位的符号，该部分余数是根据把-1用(0，1)、把0用(0，0)、把1用(1，0)来表示的冗余2进制数；冗余2进制数加法器，进行上述冗余2进制数的上述第(j-1)个部分余数和上述冗余2进制数的除数的加法运算；冗余2进制数减法器，进行从上述冗余2进制数的上述第(j-1)个部分余数减去上述冗余2进制数的除数的减法运算；和选择电路，根据上述商决定电路的判定结果、选择上述冗余2进制数加法器的输出、输入的上述第(j-1)个部分余数本身或者上述冗余2进制数减法器的输出中的某一个，作为上述冗余2进制数的上述第j个部分余数输出。
2.权利要求1所述的除法装置，其特征在于，具有根据从除数的2倍值减去除数值构成冗余2进制数的位对、在进行除数的冗余2进制数化时把位对(1，1)变换成位对(0，0)的变换装置。
3.权利要求1中所述的除法装置，其特征在于，商决定电路包括进行第(j-1)个部分余数的最高位的冗余2进制数的零判定的第1零判定装置；进行上述第(j-1)个部分余数的第2位的冗余2进制数的零判定的第2零判定装置；根据上述第2零判定装置的输出、选择上述第(j-1)个部分余数的第2位的冗余2进制数或第3位的冗余2进制数中的某一个的第1选择装置；根据上述第1零判定装置的输出、选择上述第(j-1)个部分余数的最高位的冗余2进制数或上述第1选择装置的输出信号中的某一个的第2选择装置。
4.权利要求3中所述的除法装置，其特征在于，在商决定电路上附加进行第(j-1)个部分余数的第3位的冗余2进制数的零判定的第3零判定装置；第6逻辑装置，根据上述第3零判定装置的输出和第1、第2零判定装置的输出的逻辑值、输出表示上述第(j-1)个部分余数的高3位的冗余2进制数都为0的信号。
5.从权利要求1到4中任何一项所述的除法装置，其特征在于，冗余2进制数加法器包括生成表示除数的冗余2进制数位的翻转值ei+L、ei-L的“与”及其翻转值的信号对的第1逻辑装置；生成表示部分余数的冗余2进制数位的翻转值fi+L、fi-L的“与”及其翻转值的信号对的第2逻辑装置；生成基于上述除数的冗余2进制数位的翻转值ei+L和部分余数的冗余2进制数位的翻转值fi+L的逻辑值的信号的第3逻辑装置；生成表示上述除数的冗余2进制数位的翻转值ei-L和部分余数的冗余2进制数位的翻转值fi-L的“与”及其翻转值的信号对1iL、1iH并送至次级的第4逻辑装置；从上述第2逻辑装置的输出信号根据上述第1逻辑装置的输出生成互补信号riH、riL的第1门装置；根据上述第1门装置的输出信号riH、riL把来自前级上述第4逻辑装置的信号1i-1L、1i-1H直接输出或调换后输出的第2门装置；根据上述第1门装置的输出信号riH、riL从来自前级上述第4逻辑装置的信号1i-1L、1i-1H或上述第3逻辑装置的输出信号生成互补信号对βiH、βiL并送至次级第3门装置；以及从来自前级上述第3门装置的信号βi-1H、βi-1L及上述第2门装置的输出信号生成该冗余2进制数加法器的加法运算输出的冗余2进制数位的翻转值hi+L、hi-L的第5逻辑装置。
6.权利要求5中所述的除法装置，其特征在于，冗余2进制数加法器的第1门装置是根据第1逻辑装置的输出，选择第2逻辑装置的互补输出信号之一并生成所选择的信号riH及其翻转信号riL的装置；冗余2进制加法器的第2门装置是根据上述第1门装置的输出信号riH、riL选择从前级第4逻辑装置送来的信号对li-1L、li-1H之一并生成所选择的信号及其翻转信号的装置；冗余2进制加法器的第3门装置是根据上述第1门装置的输出信号riH、riL选择从上述前级第4逻辑装置送来的信号li-1H或第3逻辑装置输出信号之一并生成所选择的信号及其翻转信号βi-1H、βi-1L的装置。
7.权利要求5所述的除法装置，其特征在于，冗余2进制数加法器的第3逻辑装置是生成表示除数的冗余2进制数位的翻转值ei+L和部分余数的冗余2进制数位的翻转值fi+L的“与”及其翻转值的信号对的装置；冗余2进制加法器的第1门装置是根据第1逻辑装置的输出把第2逻辑装置输出的互补信号对调换其输出位置、使其真的信号作为信号riH、补的信号作为信号riL、或使真的信号作为信号riL、补的信号作为信号riH而输出的装置；冗余2进制加法器的第2门装置是根据上述第1门装置的输出信号riH、riL将从前级第4逻辑装置送来的信号对li-1L，li-1H调换其输出位置而输出的装置；冗余2进制加法器的第3门装置是根据上述第1门装置的输出信号riH、riL选择从上述前级第4逻辑装置送来的信号对li-1L、li-1H或从上述第3逻辑装置输出的信号对中之一，将其作为信号βiH、βiL向次级输出的装置。
8.权利要求7所述的除法装置，其特征在于，冗余2进制数加法器的第1门装置由第1逻辑装置的输出控制的传输门形成；冗余2进制加法器的第2门装置和第3门装置由上述第1门装置的输出控制的传输门形成。
9.从权利要求1到4中任何一项所述的除法装置，其特征在于，由冗余2进制数加减器使冗余2进制数加法器和冗余2进制数减法器一体化，该冗余2进制数加减器包括生成表示除数的冗余2进制数位的翻转值ei+L、ei-L的“与”及其翻转值的信号对的第1逻辑装置；生成表示部分余数的冗余2进制数位的翻转值fi+L、fi-L的“与”及其翻转值的信号对的第2逻辑装置；生成基于上述除数的冗余2进制数位的翻转值ei+L和部分余数的冗余2进制数位的翻转值fi+L的逻辑值的信号的第3逻辑装置；生成表示上述除数的冗余2进制数位的翻转值ei-L和部分余数的冗余2进制数位的翻转值fi-L的“与”及其翻转值的信号对1aiL、1aiH并送至次级的第4逻辑装置；根据上述第1逻辑装置的输出从上述第2逻辑装置的输出信号之一生成信号riH及其翻转信号riL的第1门装置；根据上述第1门装置的输出信号riH、riL把来自前级上述第4逻辑装置的信号1ai-1L、1ai-1H直接输出或调换后输出的第2门装置；根据上述第1门装置的输出信号riH、riL从来自前级上述第4逻辑装置的信号1ai-1L、1ai-1H或上述第3逻辑装置的输出信号生成互补信号对βaiH、βaiL并送至次级的第3门装置；由来自前级的上述第3门装置的信号βai-1H、βai-1L及由上述第2门装置的输出信号生成加法运算输出的冗余2进制数位的翻转值hai+L、hai-L的第5逻辑装置；输入与上述第3逻辑装置不在同一侧的上述除数的冗余2进制数位的翻转值或部分余数的冗余2进制数位的第8逻辑装置；输入与上述第4逻辑装置不在同一侧的上述除数的冗余2进制数位的翻转值或部分余数的冗余2进制数位，生成表示其“与”及其翻转值的信号对lsiL、lsiH的第9逻辑装置；根据上述第1门装置的信号riH、riL，把从前级上述第9逻辑装置送来的信号1si-1L、1si-1H直接输出或调换后输出的第4门装置；根据上述第1门装置的输出信号riH、riL，从前级上述第9逻辑装置送来的信号lsi-1L、lsi-1H或上述第8逻辑装置的输出信号生成互补信号对βsiH、βsiL并送至次级的第5门装置；从前级上述第5门装置送来的信号βsi-1H、βsi-1L及从上述第4门装置输出的信号生成减法运算输出的冗余2进制数位的翻转值hsi+L、hsi-L的第10逻辑装置。
10.权利要求9所述的除法装置，其特征在于，冗余2进制数加减器的第3逻辑装置和第8逻辑装置是分别生成互补信号对的装置；第1门装置由受第1逻辑装置的输出控制，将输入的信号对调换其输出位置并输出的传输门形成；第2门装置由受上述第1门装置的输出控制，将来自前级的信号lai-1L、lai-1H调换其输出位置并输出的传输门形成；第3门装置由受上述第1门装置的输出控制，选择来自前级的信号lai-1L、lai-1H或上述第3逻辑装置的输出信号对中之一、将其作为信号βaiH、βaiL向次级输出的传输门形成；第4门装置由受上述第1门装置的输出控制，将来自前级的信号lsi-1L、lsi-1H调换成其输出位置并输出的传输门形成；第5门装置由受上述第1门装置的输出控制，选择来自前级的信号lsi-1L、lsi-1H或上述第8逻辑装置的输出信号对中之一、将其作为信号βsiH、βsiL向次级输出的传输门形成。
11.一种除法装置，其特征在于，包括商决定电路，根据第(j-1)个部分余数的高3位判定商位的符号，该部分余数是采用把-1用(0，1)、把0用(0，0)、把1用(1，0)来表示的冗余2进制数；附带工作转换功能的冗余2进制数加法器，根据上述商决定电路的判定结果转换上述冗余2进制数的上述第(j-1)个部分余数与上述冗余2进制数的除数的加法运算工作和从上述冗余2进制数的上述第(j-1)个部分余数减去上述冗余2进制数的除数的减法运算工作；和选择电路，根据上述商决定电路的判定结果，选择上述附带工作转换功能的冗余2进制数加法器的输出或输入的上述第(j-1)个部分余数本身中的某一个，作为上述冗余2进制数的第j个部分余数而输出。
12.权利要求11所述的除法装置，其特征在于，附带工作转换功能的冗余2进制数加法器包括进行上述冗余2进制数的第(j-1)个部分余数与上述冗余2进制数的除数的加法运算的冗余2进制数加法器；和信号通路调换器，在向上述冗余2进制数加法器输入第(j-1)个部分余数或除数时，根据商决定电路的判定结果调换其一方的冗余2进制数的位对。
13.权利要求11所述的除法装置，其特征在于，附带工作转换功能的冗余2进制数加法器包括生成表示除数的冗余2进制数位的翻转值ei+L、ei-L的“与”及其翻转值的信号对的第1逻辑装置；生成表示部分余数的冗余2进制数位的翻转值fi+L、fi-L的“与”及其翻转值的信号对的第2逻辑装置；生成基于上述除数的冗余2进制数位的翻转值ei+L和部分余数的冗余2进制数位的翻转值fi+L的逻辑值的信号kaiL的第3逻辑装置；生成基于上述除数的冗余2进制数位的翻转值ei-L和部分余数的冗余2进制数位的翻转值fi-L的逻辑值的信号1aiL的第11逻辑装置；输入与上述第3逻辑装置不在同一侧的上述除数的冗余2进制数位的翻转值或部分余数的冗余2进制数，生成基于其逻辑值的信号ksiL的第8逻辑装置；输入与上述第4逻辑装置不在同一侧的上述除数的冗余2进制数位的翻转值或部分余数的冗余2进制数，生成基于其逻辑值的信号1aiL的第12逻辑装置；根据控制信号，选择上述信号kaiL和ksiL之一、以及上述信号1aiL和1siL之一，生成信号kiL和信号1iL、并将上述信号1iL向次级送出的信号通路选择装置；将上述信号1iL翻转，生成信号1iH，并将其送往次级的逻辑翻转装置；根据上述第1逻辑装置的输出，从上述第2逻辑装置的输出信号生成信号riH及其互补信号riL的第1门装置；根据上述第1门装置的输出信号riH、riL，把从前级上述信号通路选择装置和逻辑翻转装置送来的信号1i-1L、1i-1H直接输出或调换后输出的第2门装置；根据上述第1门装置的输出信号riH、riL，从前级上述信号通路选择装置和逻辑翻转装置送来的信号1i-1L、1i-1H或来自上述信号通路选择装置的信号kiL生成互补信号对βiH、βiL，并送至次级的第3门装置；以及从前级的上述第3门装置送来的信号βi-1H、βi-1L及从上述第2门装置输出的信号，生成该附带工作转换功能的冗余2进制数加法器的输出信号的冗余2进制数位的翻转值hi+L、hi-L的第5逻辑装置。
全文摘要
由于在部分余数的运算系统和商决定系统中表示冗余2进制数的位排列不同,所以,有必要在商决定之前进行冗余2进制数的变换,由此引起的延迟使除法运算处理不能高速化。本发明在商决定电路1、冗余2进制数加法器2、冗余2进制数减法器3和选择电路4的所有处理中,采用了以(01,00,10)表示(－1,0,1)的冗余2进制数。从而达到除法运算的高速化。
文档编号G06F7/535GK1182911SQ9711295
公开日1998年5月27日 申请日期1997年6月9日 优先权日1996年11月1日
发明者铃木弘明 申请人:三菱电机株式会社