一种计算机图像处理系统的制作方法
【专利说明】一种计算机图像处理系统发明领域
[0001]本发明涉及电子信息领域，尤其涉及一种计算机图像处理系统。
[0002]发明背景
在一个实际的计算机中，一个数的尾数部分是不是无限的“精度”(即有无限数量的可被分配给一个浮点数的尾数的位数)。相反，浮点数通常处理在一个寄存器具有固定的数字位数。因此，虽然要添加的两个输入操作数，减，乘或除以每个人都可以精确表示，该操作的结果，可能更重要的位数比固定的寄存器中的数字位数。其结果是，一个不太精确的(但仍然是准确的)表示的结果必须被挤压到固定的寄存器中的数字位数，由归一化和舍入的过程。
[0003]规范化的过程，保证所有具有相同值的浮点数具有相同的表示。通常情况下，是通过移位到左边的尾数位，直到最重要的位是一个归一化的二进制浮点数。指数降低的商品的价值提高到次幂的尾数和碱值保持恒定。由于始终是一个最重要的位的归一化数的尾数，浮点表示往往代表的位隐式(有效地释放用于作为一个额外的精度位的一个位的位置)。连同这些显着位，他们是否包括明确或隐含的最重要的位，被称为有效。正常化进程的数量最大化的显着位代表在此有效。一个浮点数舍入的过程中，减少一个数字的精度，所以，以适应到一个较小的有效数位的数表示的数。指数中的有限位数也可以表示的数字的大小限制。超过这些限制的运算结果被称为溢和溢出。有两个数字，分别对应算术溢出和算术溢范围。如果一个算术运算的结果是大于最大正值表示或小于最负的值表示的算术溢出。另一方面，当一个算术运算的结果是过小而无法表达，或正或负的算术下溢发生。
[0004]浮点指数通常表示偏差(即偏置指数是真正的指数值的总和等于一个恒定的偏置)。该偏置常数，通常是2.sup.n-1 -1，其中η是指数位的数目，使偏置指数被表示为一个无符号的整数。这无符号表示简化了比较逻辑，要比较两个浮点数的指数位从左至右。第I位的位置可以由不同的供应命令号码和真正的指数中减去偏置的偏置指数。
[0005]存在一系列的浮点格式表示数字的精度和范围的不同行业之间的平衡(最大到最小)表示，存储需求，周期所需的计算运算结果。更长的格式，在一般情况下，贸易增长的存储需求和更高的精度和可用范围的算术运算速度下降(主要是乘法和除法运算)。
[0006]为了最大限度地提高计算吞吐量，超标量技术已经被提出来启用使用多个功能单元的指令级并行性。可以被描述为机会，同时(并行)执行多于一个的指令中包含多个功能单元的处理器指令并行。流水线技术涉及在一个单一的功能单元指令并行开发，而超标量技术涉及跨多个功能单元的指令并行开发。通过超标量技术利用的指令并行与数据并行进行对比，在该超标量技术，使异种指令的并行执行，不具有独立的操作数是相同的指令。在超标量处理器设计的艺术，这是众所周知的，这些技术包括序指令问题，序指令完成，投机指令的执行。
[0007]序指令问题涉及很少考虑实际执行代码的指令顺序的功能单位发出指令。超标量处理器，它利用的顺序问题，只需要一个给定的指令和后续指令在制定其指令调度序列输入(操作数)的输出(结果)之间的依赖关系的限制。序完成后，在另一方面，是一种技术，它允许一个给定的指令的程序序列中的指令之前完成前完成(例如，存储其结果)。最后，投机执行涉及执行一个指令序列的基础上预测的结果(例如，一个分支)。投机执行(即执行，分支预测正确的假设下)使处理器执行指令的分支条件进行评估，而无需等待。假设分支预测往往不是正确，假设撤消一个不正确的预测结果的合理有效的方法提供的，指令并行(即可以并行执行的指令的数目)通常会增加投机性执行分析。
[0008]重新排序缓冲区保持投机的处理器，其中包括多个功能单元(即序)状态寄存器的内容可寻址存储。每个指令被译码时，重排缓冲区条目被分配用于存储指令的结果的临时标识符，或标记，创建识别的结果。在一个正常的指令序列中，一个给定的寄存器可以被写入多次，因此，多个重排序缓存条目将被分配相应的寄存器的状态在指令序列中的不同点。由于指令需要作为操作数寄存器值调度，分配最近重新排序缓冲区条目引用，或者如果没有重排序缓存条目对应所需。
[0009]在寄存器中的位置，存储在寄存器文件中的值被使用。假设已被分配一个相应的排序缓冲单元，由一个给定的指令需要一个操作数的值所提供的重新排序缓冲器，如果已完成的指令，计算操作数的值，否则，供给允许指令识别标签导致它变为可用。超标量处理器设计，其中包括重新排序缓冲器还提供退休缓冲区条目重新排序(即如果不再需要，项值保存到寄存器文件或丢弃的条目)。
[0010]挂机重拨缓冲区实施有利于各种超标量技术，包括寄存器重命名，分支预测失败的异常处理，为了完成指令。超标量体系结构，其中包括保留站和重新排序缓冲区也有利于开采指令并行功能单元之间的接收操作数，并存储结果，重新排序缓冲区。
[0011]通常情况下，浮点单元已实施的专用浮点协处理器内部寄存器的单位和使用内部浮点格式符合或略超过扩展精度浮点数IEEE 754的最低要求。内部浮点寄存器通常实现为一个寄存器堆栈或作为一个系列蓄电池，这样的架构转换操作数的数据从外部格式当操作数被装入内部格式内部浮点寄存器的后续浮点指令的操作在这些寄存器中存储的数据和中间计算结果(在内部格式表示)被写回到内部寄存器。最后，结果转换回外部格式，传送到通用的寄存器外部浮点单元。非次浮点运算通常必须执行浮点值存储在外部的通用寄存器的格式。
【发明内容】
[0012]本发明的一个优点是一个浮点代表代表外部格式中的数据和其他功能单元，它以内部格式的数据的功能单元集成。使得用户能够使用一个单一的数据存储区消耗的操作数和结果产生的浮点单元和其他功能单元的，本发明能够使用的超标量技术，利用由浮点功能单元和其他之间执行的指令的并行功能单元。
[0013]本发明的另一个优点是能够使用整数算术运算的浮点算术运算的管道。超标量技术可被用来利用由浮点功能单元和执行其它功能单元之间的整数指令执行的并行性。
[0014]这些和其它优点，在本发明中，在一个实施例中是一个保留站为一个浮点功能单元内的处理器耦合到一个共同的操作码总线，一个共同的操作数总线具有多个功能单元，和一个共同的结果总线实现。浮点功能单元包括一个算术单元。保留站包括待处理的指令操作数数据寄存器，总线接口逻辑，和第一种格式转换逻辑的缓冲区。共同的操作数总线和常见的结果总线连接的总线接口逻辑之间，一方面，操作数的数据寄存器，另一方面，有选择地接收到的操作数的数据的操作数的数据寄存器的任何指令缓冲区。第一格式转换逻辑的操作数的数据寄存器和操作数的输入将算术单元提供与操作数的数据选择性地转换从外部数据格式的一组中的一个来的一个内部的数据格式的一组算术单元之间的耦合。
[0015]在另一个实施例中，在保留站还包括将算术单元和总线共同的结果输出之间耦合的第二格式转换逻辑。第二格式转换逻辑接收结果的数据值中的一组内部数据格式之一，将结果转换到一个外部的数据格式的一组数据值，并提供转换后的结果的数据值上常见的结果总线。
[0016]在又一实施例中，在保留站还包括一个快进的数据路径和装置，用于检测待处理的指令缓冲器中缓冲的指令所需要的操作数，并从运算单元的结果值之间的对应关系。快进的数据路径将算术单元输出的结果和操作数的算术单元的输入有选择地提供与算术运算结果的算术单元之间的耦合。检测装置被耦合在待处理的指令缓冲器，和快进的数据路径。对应的检测导致的检测装置，有选择地启用的快进的数据路径。
[0017]在其它实施例中，浮点功能单元包括多个运算单元的乘法和