在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应 可理解，硬件制造商可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名 称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在 通篇说明书及权利要求当中所提及的"包含"为一开放式用语，故应解释成"包含但不限定 于"。"大致"是指在可接收的误差范围内，本领域技术人员能够在一定误差范围内解决所 述技术问题，基本达到所述技术效果。此外，"耦接"一词在此包含任何直接及间接的电性 耦接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电 性耦接于所述第二装置，或通过其他装置或耦接手段间接地电性耦接至所述第二装置。说 明书后续描述为实施本申请的较佳实施方式，然所述描述乃以说明本申请的一般原则为目 的，并非用以限定本申请的范围。本申请的保护范围当视所附权利要求所界定者为准。
[0052] 以下结合附图对本申请作进一步详细说明，但不作为对本申请的限定。
[0053] 实施例1
[0054] 如图1所示，为本发明所述的一种基于主机与DSP的双向数据交换系统的整体结 构图，包括：计数器1、译码器3、时序控制电路4、数据锁存器5、数据选择装置7和转换器2， 其中，
[0055] 所述计数器1，与所述译码器3相耦接；用于对从主机向DSP输入的脉冲信号进行 时钟计数；
[0056] 所述译码器3,分别与所述计数器1、时序控制电路4和数据锁存器5相耦接；用于 将计数器1传来的脉冲信号译为数据位，并分为有效数据位和无效数据位；
[0057] 所述时序控制电路4,与所述计数器1相耦接，用于对所述译码器3传来的无效数 据位转化为控制时序指令，并对所述控制时序指令进行处理；
[0058] 所述转换器2,分别与所述译码器3和所述数据锁存器5相耦接，用于对数据格式 进行转换；
[0059] 所述数据锁存器5,分别与所述译码器3、转换器2和数据选择装置7相耦接，用于 对从译码器3中发送的有效数据位和从转换器2传来的与所述有效数据位相对应的数据进 行存储；
[0060] 所述数据选择装置7,与所述数据锁存器5相耦接，用于对所述数据锁存器锁5存 的有效数据进行组合选择，并发送至DSP中。
[0061] 优选地，如图3所示，所述译码器3,包括写译码电路31和读译码电路32,其中，
[0062] 所述写译码电路31，当主机发出写入指令时，所述写译码电路31将所述主机传来 的脉冲信号译为数据位，并将该数据位和与数据位相对应的数据写入数据锁存器5中；
[0063] 所述读译码电路32,当主机发出读取指令时，所述读译码电路32调取数据锁存器 5中的数据位，并将所述数据位和与该数据位相对应的数据通过转换器2发送至主机中。
[0064] 优选地，如图3所示，所述转换器2,进一步包括：串并转换电路22和并串转换电 路21，其中，
[0065] 所述串并转换电路22,用于将串行数据转换成并行数据；
[0066] 所述并串转换电路21，用于将并行数据转换成串行数据。
[0067] 另外，所述转换器2还可以为串并一并串转换电路，即在一个转换器中就可以实 现串行数据和并行数据的相互转换。
[0068] 优选地，所述系统还包括：存储器，该存储器用于存储主机与DSP之间所传送的数 据和数据位。
[0069] 具体实施时，主机向DSP中传输数据信息时，主机将所述数据信息分为脉冲信号 和数据，将所述脉冲信号发送至计数器中，将所述数据发送至转换器中，由于从主机端发送 的数据为串行数据，则若转换器为串并一并串转换电路，则直接发送至该串并一并串转换 电路中即可，若转换器分为串并转换电路和并串转换电路，则将从主机端发送的数据需发 送至串并转换电路进行转换。将数据转换为并行数据后发送至所述译码器中，所述译码器 可以为读/写译码器，若译码器为读/写译码器，则将并行数据直接发送至所述读/译码器 即可，若译码器分为读译码电路和写译码电路，则将并行数据发送至写译码电路。
[0070] 当主机发出写入指令时，所述译码器将所述主机传来的脉冲信号译为数据位，并 将该数据位和与所述数据位相对应的数据发送至数据锁存器中并存器，然后，所述数据选 择装置对所述数据锁存器锁存的有效数据进行组合选择，并发送至DSP中。
[0071] 当主机发送读取指令时，所述时序控制电路将对所述控制时序指令进行处理后的 结果，返回至所述译码器中；若为读/写译码器，则直接返回发送至所述读/写译码器中即 可，若译码器分为读译码电路和写译码电路，则应发送至所述读译码电路中，另外所述译 码器调取所述数据锁存器存储的有效数据，发送至所述转换器中；若所述转换器为串并一 并串转换电路，则直接发送至该串并一并串转换电路中即可，若转换器分为串并转换电路 和并串转换电路，则将从主机端发送的数据需发送至并串转换电路进行转换；所述转换器 将所述有效数据转换为串行数据发送至主机中，所述计数器将无效数据位和与所述有效数 据相对应的有效数据位发送至主机中。
[0072] 实施例2
[0073] 另外，如图2所示，本发明还公开了一种基于主机与DSP的双向数据交换方法，包 括以下步骤：
[0074] 步骤1:主机向DSP中发送脉冲信号和数据；
[0075] 步骤2:计数器对从主机向DSP输入的脉冲信号进行时钟计数；
[0076] 步骤3 :转换器将主机发送的数据转换为并行数据；
[0077] 步骤4 :译码器将计数器传来的脉冲信号译为数据位，并分为有效数据位和无效 数据位；
[0078] 步骤5 :时序控制电路对所述译码器传来的无效数据位转化为控制时序指令，并 对所述控制时序指令进行处理后，发送至DSP中；
[0079] 步骤6:数据锁存器对从所述译码器中发送的有效数据位和从转换器传来的与所 述有效数据位相对应的有效数据进行存储；
[0080] 步骤7:数据选择装置对所述数据锁存器锁存的有效数据进行组合选择，并发送 至DSP中。
[0081] 另外，本发明还公开了另外一种基于主机与DSP的双向数据交换方法，包括以下 步骤：
[0082] 步骤1 :主机向DSP中发送脉冲信号和数据；
[0083] 步骤2:计数器对从主机向DSP输入的脉冲信号进行时钟计数；
[0084] 步骤3 :转换器将主机发送的数据转换为并行数据；
[0085] 步骤4 :译码器将计数器传来的脉冲信号译为数据位，并分为有效数据位和无效 数据位；
[0086] 步骤5 :时序控制电路对所述译码器传来的无效数据位转化为控制时序指令，并 对所述控制时序指令进行处理后，发送至DSP中；
[0087]步骤6:数据锁存器对从所述译码器中发送的有效数据位和从转换器传来的与所 述有效数据位相对应的有效数据进行存储；
[0088] 步骤7:数据选择装置对所述数据锁存器锁存的有效数据进行组合选择，并发送 至DSP中。
[0089] 步骤8:所述时序控制电路将对所述控制时序指令进行处理后，将无效数据位返 回至所述译码器中；
[0090] 步骤9 :所述译码器调取所述数据锁存器存储的有效数据，发送至所述转换器中， 所述译码器将无效数据位发送至计数器中；
[0091] 步骤10 :所述转换器将所述有效数据转换为串行数据发送至主机中；
[0092] 步骤11 :所述计数器将译码器中的无效数据位和与所述有效数据相对应的有效 数据位发送至主机中。
[0093] 优选地，所述方法还包括步骤：<