可编程高速差分接口的制作方法
【技术领域】
[0001]本发明属于电路高速接口领域，具体涉及一种可编程高速差分接口。
【背景技术】
[0002]在高速接口领域，采用差分信号满足更快的数据输出要求是一种常见手段。传输数据的同时发送同步时钟是一种解决接收端信号同步的方法，最常见的是在每个时钟周期发送一次数据(SDR)。随着对传输速率要求的增高，同时在时钟的两个边沿发送数据(DDR)也成为发展趋势。
[0003]而现有的高速差分接口都是单模式传输信号，即要么只能支持LVDS传输DDR(DoubIe Data Rate，双倍数据速率)电路，要么只能支持LVDS传输SDR (Single DataRate，单倍数据速率)电路。无法满足多方式高速差分接口传输的需求且无法扩展。
【发明内容】
[0004]本发明要解决的技术问题是:为了解决【背景技术】提出的问题，本发明提供一种能够同时支持LVDS传输DDR和SDR电路的可编程高速差分接口。
[0005]本发明解决其技术问题所采用的技术方案是:一种可编程高速差分接口包括输入通道、输出通道和控制模块，输入通道用于接收外部差分数据和差分时钟信号，转换后给内部输入并行数据和同步时钟信号，输出通道用于接收内部的并行数据和同步时钟信号，转换后输出差分数据和差分时钟给外部，控制模块控制输入通道输入数据和控制输出通道输出数据；所述输入通道包括差分LVDS接收模块、输入时钟调整模块和数据输入装箱模块，差分LVDS接收模块将外部输入的LVDS信号转换为单端LVCMOS信号后输出给数据输入装箱模块，并反馈外部数据输入状态给控制模块，同时将外部输入的差分时钟信号输出给输入时钟调整模块；输入时钟调整模块将差分时钟信号转换为多组互补时钟信号输出给数据输入装箱模块，同时将差分时钟信号进行不同的延迟处理后输入给内部；数据输入装箱模块根据多组互补时钟信号将单端LVCMOS信号转换为并行数据输入给内部；所述输出通道包括差分LVDS发送模块、输出时钟调整模块和数据输出装箱模块，输出时钟调整模块将内部的同步时钟信号转换为多组互补时钟信号输出给数据输入装箱模块，同时将同步时钟信号进行不同的延迟处理后输出给差分LVDS发送模块，数据输出装箱模块根据互补时钟信号将内部输出的并行数据转换为单端LVCMOS信号输出给差分LVDS发送模块，差分LVDS发送模块将单端LVCMOS信号转换为LVDS信号输出同时输出差分时钟信号。
[0006]进一步优选的，所述差分LVDS接收模块包括多个差分LVDS接收单元，所述差分LVDS接收单元包括LVDS接收器、可配置内置电阻单元、失效检测单元和非门，LVDS接收器接收差分信号并转换为单端LVCMOS数字信号，可配置内置电阻单元根据控制模块的控制信号跨接在LVDS接收器的差分信号输入端，失效检测单元接入在外部信号输入端，LVDS接收器的输出端与失效检测单元输出端并行接入非门后输出单端LVCMOS信号。
[0007]进一步优选的，所述失效检测单元用于检测输入短路、输入断路和输入信号低于阈值三种状态。
[0008]进一步优选的，所述数据输入装箱模块包括多个数据输入通道和可配置FIFO单元，每个数据输入通道对应一个差分LVDS接收单元，所述数据输入通道包括同步寄存器组、锁存器阵列组、锁存控制器，同步寄存器组为数据输入通道输入端，锁存器阵列组为数据输入通道输出端，同步寄存器组包括寄存器一和寄存器二，所述锁存器阵列组包括锁存器阵列一和锁存器阵列二，寄存器一输出数据给锁存器阵列一，寄存器二输出数据给锁存器阵列二，锁存控制器控制锁存器阵列组根据互补时钟信号进行数据锁存，锁存器阵列组将锁存的数据信号输出给可配置FIFO单元，寄存器一和锁存器阵列一的接受的时钟信号相同，寄存器二和锁存器阵列二的接受的时钟信号相同，锁存器阵列一和锁存器阵列二接受的时钟信号互补。
[0009]进一步优选的，所述可配置FIFO单元包括数据汇聚接口、FIF0访问控制器和硬件FIFO，数据汇聚接口将接收到的数据汇聚，在FIFO访问控制器控制下，完成对硬件FIFO写入操作。
[0010]进一步优选的，所述输入时钟调整模块包括输入DLL阵列单元、输入时钟选择单元、时钟整形单元、时钟分配单元和输入时钟控制器单元，输入DLL阵列单元将输入的时钟信号延迟为多个不同相位的时钟信号输出给输入时钟选择单元，输入时钟选择单元选择一组互补时钟信号输出给时钟整形单元进行整形，整形后的互补时钟信号经时钟分配单元处理分配输出，输入时钟控制器单元控制输入时钟选择单元、时钟整形单元、时钟分配单元处理时钟信号。
[0011]进一步优选的，所述数据输出装箱模块包括多个数据输出通道，数据输出通道包括输出数据锁存器组、输出控制单元和控制发生器，由互补时钟驱动的输出数据锁存器组锁存预备输出的数据，控制发生器根据互补时钟产生互补的控制信号，输出控制单元将输出数据锁存器组锁存的数据在控制信号作用下依次输出。
[0012]进一步优选的，所述输出时钟调整模块包括输出DLL阵列单元、输出时钟选择单元、输出时钟控制单元，输出时钟控制单元控制输出DLL阵列单元对输入的同步时钟信号延迟为多个不同相位的时钟信号输出给输出时钟选择单元，输出时钟控制单元控制输出时钟选择单元选择互补的时钟信号输出。
[0013]进一步优选的，所述控制模块包括外部访问接口单元、内部访问接口单元、接口控制单元和寄存器堆单元，所述外部访问接口单元包括三线SPI接口和两线I2C接口，外部访问接口单元接收到的外部数据通过接口控制单元解析后，对寄存器堆单元进行操作，内部访问接口单元接收到内部数据对寄存器堆单元进行操作。
[0014]进一步优选的，所述寄存器堆单元包括接口配置寄存器堆、接口状态寄存器堆、时钟配置寄存器堆和时钟状态寄存器堆，接口配置寄存器堆控制数据输入装箱模块、数据输出装箱模块、差分LVDS接收模块和差分LVDS发送模块的工作，时钟配置寄存器堆控制输入时钟调整单元和输出时钟调整单元的工作，接口状态寄存器堆指示数据输入装箱模块、数据输出装箱模块、差分LVDS接收模块和差分LVDS发送模块的工作状态，时钟状态寄存器堆指示输入时钟调整单元和输出时钟调整单元的工作状态。
[0015]本发明的有益效果是，本发明可编程高速差分接口通过差分LVDS接收模块接收包含差分时钟的串行差分LVDS的数据，数据输入装箱模块支持DDR操作及SDR操作能够将串行数据转换为并行数据，输入时钟调整模块能够将差分时钟转换为同步时钟提供调用；同时数据输出装箱模块可以将并行数据转换为串行数据，通过差分LVDS发送模块发送出去。本发明适合应用在具备可编程能力的集成电路中，能够提高电路的灵活性和可扩展性，降低了制造成本。
【附图说明】
[0016]下面结合附图和实施例对本发明进一步说明。
[0017]图1是本发明可编程高速差分接口架构图。
[0018]图2是差分LVDS接收单元的结构示意图。
[0019]图3是数据输入装箱模块的结构示意图。
[0020]图4是数据输入通道结构示意图。
[0021]图5是可配置FIFO单元结构图。
[0022]图6是输入时钟调整模块结构示意图。
[0023]图7是数据输出通道结构示意图。
[0024]图8是输出时钟调整模块结构示意图。
[0025]图9是控制模块结构示意图。
[0026]图10是控制接口数据/指令帧结构示意图。
【具体实施方式】
[0027]现在结合附图对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
[0028]如图1所示，一种可编程高速差分接口包括输入通道1、输出通道2和控制模块3。输入通道I用于接收外部差分数据和差分时钟信号，转换后给内部输入并行数据和同步时钟信号，输出通道2用于接收内部的并行数据和同步时钟信号，转换后输出差分数据和差分时钟给外部，控制模块3控制输入通道I输入数据和控制输出通道2输出数据。
[0029]所述输入通道I包括差分LVDS接收模块11、输入时钟调整模块13和数据输入装箱模块12。
[0030]所述差分LVDS接收模块11将外部输入的LVDS信号转换为单端LVCMOS信号后输出给数据输入装箱模块12，并反馈外部数据输入状态给控制模块3，同时将外部输入的差分时钟信号输出给输入时钟调整模块13。如图2所不，所述差分LVDS接收模块11包括多个差分LVDS接收单元，所述差分LVDS接收单元包括LVDS接收器、可配置内置电阻单元、失效检测单元和非门。LVDS接收器将符合TIA/EIA-644规范及TIA/EIA-899的信号转换为单端LVCMOS数字信号。可配置内置电阻单元根据控制模块的控制信号跨接在LVDS接收器的差分信号输入端。失效检测单元接入在外部信号输入端，LVDS接收器的输出端与失效检测单元输出端并行接入非门后输出单端LVCMOS信号。失效检测单元对比接收到的差分信号的共模电平与参考电平的差异，当该差异值超过阈值范围，输出Fail数字信号有效，同时LVDS接收器的接收信号通过非门后，会将LVCMOS的输出信号固定为逻辑高，避免后续数字逻辑混乱。所述失效检测单元支持检测输入短路、输入断路和输入信号低于阈