并行接口连接的方法和使用该方法的装置的制作方法

专利名称：并行接口连接的方法和使用该方法的装置的制作方法
技术领域：
本发明构思的实施例涉及接口连接技术，并且更具体地，涉及MAC-PHY接口连接 方法和执行该方法的装置。
背景技术：
合并于2007年5月3日发布的MAC-PHY接口规范1. 02以作为参考。图1图解了通用管理接口的串行读操作的时序图。参见图1，媒介访问控制(MAC) 通过串行数据线SERIAL_DATA发送物理层(PHY)寄存器地址A[7:0]到物理层(PHY)以用 于串行操作。然后，PHY通过串行数据线SERIAL_DATA发送PHY寄存器数据D[7:0]到MAC。在事务的第一部分期间，MAC通过串行数据线SERIAL_DATA连续发送用于指示PHY 寄存器读操作的开始的一比特SYNC “1”、用于指示串行读操作的一比特R/W “1”、8比特的 PHY寄存器地址A[7:0]、和用于指示事务的第一部分的终止的一比特“0”到PHY。在向MAC 发送PHY寄存器数据D [7:0]之前的从0时钟周期0*tMP到31时钟周期31*taKP期间内， PHY通过串行数据线SERIAL_DATA发送比特“0”给MAC。在事务的第二部分期间，PHY通过串行数据线SERIAL_DATA连续发送用于指示PHY 寄存器数据的开始的一比特“1”、8比特的PHY寄存器数据D[7:0]、和用于指示事务的第二 部分的终止的一比特“1”到MAC。如图1中所示，为执行一个串行读操作，在MAC或PHY中 消耗的时钟周期tMP在最坏情况下是52个时钟周期(52 = 11+31+10)或者在最好情况下 是22个时钟周期(22 = 11+1+10)。图2图解了通用管理接口的串行写操作的时序图。参见图2，在一事务期间，MAC通 过串行数据线SERIAL_DATA连续发送用于指示PHY寄存器写操作的开始的一比特SYNC" 1 ”、 用于指示串行写操作的一比特R/W “0”、8比特的PHY寄存器地址A[7:0]、8比特的写数据 D[7:0]、和用于指示该事务的终止的一比特“0”到PHY。如图2所示，为执行一个串行写操作，在MAC或PHY中消耗的时钟周期tMP是19 个时钟周期(19*t J，即19 = 10+0+9。如参见图1和2所说明的，MAC和PHY消耗了大量 功率来执行串行读/串行写操作。另外，MAC和PHY需要串并转换器(未示出)和并串转 换器(未示出)来交换PHY寄存器数据和PHY寄存器地址。因此，需要大量逻辑以及门计 算来实现该串并转换器和并串转换器。

发明内容
本总的发明构思提供了一种并行接口连接的方法以及执行该方法的装置，其能够 消耗较少的功率，并减少不必要的逻辑和不必要的门计数。
本发明的一个示例实施例提供一种媒介访问控制(MAC)-物理层(PHY)接口连接 方法，包括在地址阶段中，由所述MAC通过并行数据总线发送PHY寄存器地址到所述PHY ； 并且在数据阶段中，由所述MAC通过该并行数据总线发送写数据到所述PHY，或由所述MAC 接收通过该并行数据总线从PHY输出的读数据。该MAC在两个时钟周期内发送该PHY寄存 器地址和该写数据到PHY。本发明的一个示例实施例提供一种媒介访问控制(MAC)-物理层(PHY)接口连接 方法，包括在地址阶段中，由所述PHY通过并行数据总线接收从所述MAC输出的PHY寄存 器地址；以及在数据阶段中，由所述PHY通过该并行数据总线接收从所述MAC输出的写数据 或由所述PHY通过该并行数据总线发送读数据到所述MAC。该PHY在一个时钟周期内发送该读数据到MAC。本发明的一个示例实施例提供一种半导体器件，包括寄存器；和写电路，用于将 写数据写入到该寄存器的第一存储区，所述写数据是在数据阶段中通过并行数据总线输入 的，该第一存储区由在地址阶段中通过该并行数据总线输入的写地址指定。该地址阶段和该数据阶段被分别在一个时钟周期中执行。该写电路包括第一逻 辑门，用于逻辑操作初始化使能信号和读/写信号；发送控制电路，用于响应于该第一逻辑 门的输出信号而控制通过该并行数据总线输入的信号的发送；和多路分解器，用于响应于 该第一逻辑门的输出信号而发送该发送控制电路的输出信号到该寄存器或内部电路。该半导体器件可进一步包括读电路，用于在数据阶段中读出存储在该寄存器的 第二存储区中的数据，以及通过该并行数据总线发送写数据到外部设备，其中该第二存储 区由在地址阶段中通过该并行数据总线输入的读地址指定。该读电路包括第一逻辑门，用于逻辑操作初始化使能信号和读/写信号；多路分 解器，用于响应于该第一逻辑门的输出信号，而控制该读数据或从内部电路输出的数据的 发送；和发送控制电路，用于响应于该第一逻辑门的输出信号，而控制该多路分解器的输出 信号到该并行数据总线的发送。本发明的一个示例实施例提供一种媒介访问控制(MAC)-物理层(PHY)接口，包 括并行数据总线，用于在数据阶段中发送从MAC输出的写数据到该PHY，或发送从所述PHY 输出的读数据到该MAC;第一信号线，用于发送从MAC输出的读/写信号到该PHY。该接口进 一步包括第二信号线，用于发送初始化使能信号到所述PHY，该初始化使能信号是从MAC 输出的，并且指示初始化操作或者正常操作。该地址阶段和数据阶段被分别在一个时钟周 期内执行。本发明的一个示例实施例涉及一种系统，包括:MAC，用于输出地址、读/写信号、 初始化使能信号和写数据；PHY，用于输出读数据；和接口，连接于该MAC和PHY之间。该接口包括并行数据总线，用于在地址阶段中发送地址到PHY，以及发送写数据 到PHY或发送读数据到MAC ；第一信号线，用于发送读/写信号到该PHY ；以及第二信号线， 用于发送初始化使能信号到PHY。本发明的一个示例实施例涉及一种在写操作期间的MAC的信号处理方法，包括 在时钟信号的第一周期内，由该MAC通过并行数据总线发送写地址到PHY ；并且在该时钟信 号的第二周期内，由该MAC通过该并行数据总线发送写数据到PHY。本发明的一个示例实施例涉及一种在读操作期间的PHY的信号处理方法，包括在时钟信号的一个周期内，由该PHY通过并行数据总线接收读地址；并且，在数据总线的周转时间过去后，在时钟信号的一个周期内通过该并行数据总线发送从由该读地址指定的寄 存器输出的读数据到该MAC。该数据总线的周转时间从该时钟信号的一个周期到31个周期。


从下面结合附图进行的对实施例的描述，本总的发明构思的这些和/或其他方面 和优点将变得清楚和更加容易理解，在附图中图1图解了通用管理接口的串行读操作的时序图；图2图解了通用管理接口的串行写操作的时序图；图3图解了根据一示例实施例的包括MAC-PHY接口的系统的示意性方框图；图4图解了图3所示的PHY的一示例实施例的方框图；图5图解了图4所示的检测电路的电路图；图6图解了利用包括图4所示的PHY的系统的MAC-PHY接口连接方法的初始化操 作的时序图的一示例实施例；图7图解了利用包括图4所示的PHY的系统的MAC-PHY接口连接方法的初始化操 作的时序图的另一示例实施例；图8图解了利用包括图4所示的PHY的系统的MAC-PHY接口连接方法的初始化操 作的时序图的再一示例实施例；图9图解了利用包括图4所示的PHY的系统的MAC-PHY接口连接方法的初始化操 作的时序图的仍一示例实施例；图10图解了利用包括图4所示的PHY的系统的MAC-PHY接口连接方法的初始化 操作和正常传输操作的时序图的一示例实施例；图11图解了利用包括图4所示的PHY的系统的MAC-PHY接口连接方法的初始化 操作和正常传输操作的时序图的另一示例实施例；图12图解了示出图3所示的PHY的另一示例实施例的方框图；图13图解了利用包括图12所示的PHY的系统的MAC-PHY接口连接方法的初始化 操作的时序图的一示例实施例；图14图解了利用包括图12所示的PHY的系统的MAC-PHY接口连接方法的初始化 操作和正常传输操作的时序图的一示例实施例；以及图15图解了利用包括图12所示的PHY的系统的MAC-PHY接口连接方法的初始化 操作和正常传输操作的时序图的另一示例实施例。
具体实施例方式现在将详细参考本总的发明构思的实施例，其示例被图示在附图中，其中，相同的 参考数字始终指代相同的元件。下面通过参照附图来描述这些实施例以说明本总的发明构 )思ο图3图解了根据一示例实施例的包括MAC-PHY接口的系统的示意性方框图。参见 图3，基于WiMedia的系统10包括媒介访问控制(MAC) 12、物理层(PHY) 14、和连接在MAC 12和PHY 14之间的接口 15。系统10可以是消费电子产品(CE)、包括移动通信装置的手持设备、PC、通信系统或数据处理系统。根据实施例，系统10可具体化为半导体芯片或片上系统 (SoC)。另外，该MAC 12和PHY 14可分别具体化为分离的半导体芯片。接口 15包括控制接口 16、包含8位数据总线DATA[7:0]的数据接口 18、空频道 检测(Clear Channel Assessment, CCA)接口 20 和管理接口 22。传输各接口信号！ PHY_ RESET、SMI_data_Rd_Wr/TX_EN、RX_EN、PHY_ACTIVE、STOPC, PCLK, DATA_EN、CCA_STATUS 禾口 SMI_EN/SERIAL_DATA的各信号线可以具有一比特的带宽。图3中图示了 8位数据总线DATA[7:0]，然而，用于在实施例的初始化操作期间传 输PHY寄存器地址或PHY寄存器数据的数据总线并不限于此。为了初始化PHY 14的PHY寄存器或生产商专用寄存器，MAC 12可以执行将PHY寄 存器数据(在下文中写数据)写到PHY寄存器中的操作(在下文中初始化写操作)，或 将存储在PHY寄存器中的PHY寄存器数据(在下文中读数据)读出的操作(在下文中初 始化读操作)。该初始化写操作和该初始化读操作被称为初始化操作或PHY寄存器初始化操作。 在某些实施例中，初始化写操作可以被称为并行软件管理接口(SMI)写操作，而初始化读 操作可以被称为并行SMI读操作。相应地，初始化操作可以被称为SMI操作。在初始化操作中，发送使能信号TX_EN通过控制接口 16的信号线17从MAC 12传 输到PHY 14。另外，在初始化操作中，通过数据总线DATA[7:0]传输PHY寄存器地址和PHY 寄存器数据，并且在正常操作中，通过数据总线DATA[7:0]传输有效载荷首部和有效载荷 数据。根据实施例，在图1的串行读操作或图2的串行写操作中，用于传输串行数据的串 行数据线SERIAL_DATA 23可被用作用于传输初始化使能信号SMI_EN的专用信号线。由此， 该初始化使能信号SMI_EN可在初始化操作中被使能而在正常操作中被禁止。如图6到图15所示，在初始化操作中，事务的传输各PHY寄存器地址WRITE ADDRl、WRITE ADDR2、READ ADDRl、READ ADDR2、Write Addr 和 Read Addr 的部分被称为地 址阶段，事务的传输各PHY 寄存器数据 WRITEDATA1、WRITE DATA2、READ DATAUREAD DATA2、 Write Data和ReadData的部分被称为数据阶段。在初始化操作的地址阶段中，数据总线DATA [7 0]传输PHY寄存器地址，例如写地 址或读地址。在初始化操作的数据阶段中，数据总线DATA[7:0]可以传输PHY寄存器数据， 例如写数据或读数据。另外，如图10、11、14和15所示，在正常发送操作和正常接收操作中， 数据总线DATA[7:0]可以传输包含有效载荷首部和有效载荷数据的数据(或帧)。用于清零PHY 14的所有变量并将该PHY14复位到初始状态的PHY复位信号！ PHY_RESET从MAC 12输出到PHY 14。该PHY复位信号！ PHY_RESET与时钟信号PCLK不同 步并且低电平有效。用于指示初始化读操作/初始化写操作的读/写信号SMI_data_Rd_Wr在初始化 操作中通过信号线17从MAC 12传输到PHY 14。另外，在正常操作中，用于将PHY 14置为 发送状态的发送使能信号TX_EN通过信号线17从MAC12传输到PHY 14。排除睡眠状态的 发送使能信号TX_EN同步于时钟信号PCLK并且高电平有效。在正常操作中，用于将PHY 14 置为接收状态的接收使能信号RX_EN从MAC 12传输到PHY 14，排除睡眠状态的接收使能信号RX_EN与时钟信号PCLK同步并且高电平有效。指示PHY 14是发送帧还是接收帧的PHY激活信号PHY_ACTIVE从PHY 14传输到MAC 12。在发送状态中，PHY激活信号PHY_ACTIVE的上升沿指示在本地天线(未示出)上 的帧发送的开始，而PHY激活信号PHY_ACTIVE的下降沿指示整个帧被无线发送。此外，在 接收状态，PHY激活信号PHY_ACTIVE的上升沿指示检测到前同步信号的开始，而PHY激活 信号PHY_ACTIVE的下降沿指示在本地天线上接收到整个帧。该PHY激活信号PHY_ACTIVE 与时钟信号PCLK同步且高电平有效。开/关信号STOPC指示待机状态下时钟信号PCLK的开/关。当没有从MAC 12向 PHY 14输出开/关信号STOPC时，时钟信号PCLK变成有效，当向PHY 14输出开/关信号 STOPC时，时钟信号PCLK不变成有效。该开/关信号STOPC是可选信号。从PHY 14输出到MAC 12的数据使能信号DATA_EN用于在发送状态中向MAC 12 请求更多的数据，以及用于在接收状态中向MAC 12指示在数据总线DATA[7:0]上具有有效 数据。该数据使能信号DATA_EN与时钟信号PCLK同步且高电平有效。通过利用CCA接口 20的信号线，PHY 14可以向MAC 12输出指示空频道检测(CCA) 状态的CCA状态指示信号CCA_STATUS。该CCA状态指示信号CCA_STATUS与时钟信号PCLK 同步并且高电平有效。依据本发明实施例的MAC 12可以通过管理接口 22的信号线23向 PHY 14发送用于指示初始化操作或正常操作的初始化使能信号SMI_EN。图4图解了图3所示的PHY的方框图。参见图3和4，系统10包括MAC12、PHY 14、 MAC-PHY接口 15，该MAC-PHY接口 15连接在MAC 12和PHY 14之间并接口连接接口信号。 PHY 14包含写电路30、读电路40、检测电路60和PHY寄存器70。在初始化写操作的地址阶段中，写电路30接收和译码通过数据总线DATA [7 0]输 入的写地址。在初始化写操作的数据阶段中，写电路30将通过数据总线DATA[7:0]输入的 写数据写入到由经译码的写地址指定的PHY寄存器70中。在初始化读操作的地址阶段中，写电路30接收和译码通过数据总线DATA [7 0]输 入的读地址。并且在初始化读操作的数据阶段中，读电路40读取由经译码的读地址指定的 PHY寄存器70中存储的读数据，并且通过数据总线DATA[7:0]向MAC 12发送读数据。图5图解了图4所示的检测电路的电路图。该检测电路60包括锁存电路61、第 三反相器63和第四AND门65，该锁存电路61包含接收初始化使能信号SMI_EN的输入端D 和用于输出锁存信号Q的输出端Q。该锁存电路61响应于PHY复位信号！ PHY_RESET而被 初始化，以及响应于时钟信号PCLK而输出根据初始化使能信号SMI_EN的电平的输出信号 到第三反相器63。检测电路60响应于时钟信号PCLK而检测初始化使能信号SMI_EN的电平，并且输 出检测信号DET。例如，该检测电路60在地址阶段输出具有高电平的检测信号DET，而在数 据阶段输出具有低电平的检测信号DET。另外，该检测电路60在正常操作中输出具有低电 平的检测信号DET。图6图解了利用包括图4所示的PHY的系统的MAC-PHY接口连接方法的初始化操 作的时序图的一个示例实施例。例如，图6图解了两个初始化操作的时序图，比如，被连续 执行的第一初始化写操作和第二初始化写操作。在第一初始化写操作和第二初始化写操作 之间还存在周转时间。该周转时间对应一个时钟信号PCLK的周期tMP或一个时钟周期。
参见图3到6，初始化写操作或并行SMI写操作可以被解释如下首先，可以如下 说明第一初始化写操作的地址阶段正常发送操作使能信号NTOE和正常接收操作使能信 号MORE在初始化写操作中变为低电平。当该初始化使能信号SMI_EN是高电平时，每一初 始化写操作被执行。该读/写信号SMI_data_Rd_Wr在地址阶段和数据阶段中保持高电平。 相应地，根据具有高电平的读/写信号SMI_data_Rd_Wr，写电路30的输入驱动器35被使能 并且读电路40的输出驱动器53被禁止。当具有高电平的读/写信号SMI_data_Rd_Wr从MAC 12输入到PHY 14的第一 AND 门31时，第一 AND门31输出具有高电平的输出信号。图5的检测电路60的锁存电路61响应于具有高电平的初始化使能信号SMI_EN 和时钟信号PCLK，通过具有低电平的输出端Q输出一个具有低电平的信号到第三反相器63 的输入端。第四AND门65根据具有高电平的初始化使能信号SMI_EN和第三反相器63的 具有高电平的输出信号，输出具有高电平的检测信号DET。第一 OR门33响应于第一 AND门 31的具有高电平的输出信号、具有高电平的检测信号DET和具有低电平的正常发送操作使 能信号ΝΤ0Ε，输出具有高电平的输出信号。连接到数据总线DATA[7:0]的输入驱动器35响应于第一 OR门35的具有高电平 的输出信号而被使能。因此，该输入驱动器35可以将通过数据总线DATA[7:0]输入的写地 址WRITE ADDRl发送给第一多路分解器39。第二 OR门37可以响应于第一 AND门31的具 有高电平的输出信号和具有高电平的检测信号DET而输出具有高电平的写使能信号WE。第一多路分解器39可以响应于具有高电平的写使能信号TO而将从输入驱动器35 输出的写地址WRITE ADDRl发送给PHY寄存器70。依据实施例，写电路30可进一步包括译 码器(未示出)，用于译码从第一多路分解器39输出的写地址WRITE ADDRl0接着，可以如下说明初始化写操作的数据阶段。由于图5的检测电路60的锁存电路61响应于时钟信号PCLK而输出具有高电平的 信号给第三反相器63的输入端，所以第四AND门65可以响应于具有高电平的初始化使能 信号SMI_EN和第三反相器63的具有低电平的输出信号而输出具有低电平的检测信号DET。第一 OR门33响应于第一 AND门31的具有高电平的输出信号、具有低电平的检测 信号DET和具有低电平的正常发送操作使能信号ΝΤ0Ε，输出具有高电平的输出信号。随后， 响应于第一 OR门33的具有高电平的输出信号，输入驱动器35被使能。输入驱动器35可 以将通过数据总线DATA[7:0]输入的写数据WRITE DATAl发送给第一多路分解器39。第二 OR门37响应于第一 AND门31的具有高电平的输出信号和具有低电平的检 测信号DET，输出具有高电平的写使能信号TO到第一多路分解器39。第一多路分解器39可以响应于具有高电平的写使能信号WE，将通过输入驱动器35输入的写数据WRITE DATAl发送给PHY寄存器70。依据实施例，写电路30可进一步包 括写驱动器(未示出)，用于写入写数据WRITEDATA1到由写地址WRITE ADDRl指定的PHY 寄存器70上。输入驱动器35和输出驱动器53可以被分别实施为缓冲电路，其为发送控制 电路的一个实例。如图6所示，可分别在时钟信号PCLK的一个周期tMP或一个时钟周期中执行地址 阶段和数据阶段。因此，可以在时钟信号PCLK的两个周期2*taKP或两个时钟周期中执行第 一初始化写操作。
参见图2和6，为执行图2中所示的串行写操作在MAC和PHY中消耗的时钟信号 PCLK的时钟周期是19个时钟周期，而为执行依据本发明实施例的初始化写操作在MAC 12 和PHY 14中消耗的时钟信号PCLK的时钟周期是2个时钟周期。因此，与利用图2中所示 的MAC-PHY接口连接方法在MAC和PHY中消耗的功率相比，利用本发明的MAC-PHY接口连 接方法在MAC 12和PHY 14中消耗的功率大大减少。此外，与利用图2中所示的MAC-PHY接口连接方法的系统的存取时间相比，利用依据本发明实施例的MAC-PHY接口连接方法的系统10中用于访问PHY寄存器的存取时间大 大减少。因此，与利用图2中所示的MAC-PHY接口连接方法的系统的PHY引导时间相比，用 于初始化PHY寄存器70的PHY 14的引导时间大大减少。由于在初始化操作的地址阶段和数据阶段中通过数据总线DATA[7:0]并行传输 写地址WRITE ADDRl和写数据WRITE DATA1，所以MAC 12和PHY14各自不需要串并转换器 和并串转换器。由于不包含像串并转换器和并串转换器这样的逻辑，所以MAC 12和PHY 14 可以具有缩减的尺寸。因此，通过消减像串并转换器和并串转换器这样的逻辑，MAC 12和 PHY 14的门计算减少了。此外，由于消减了 MAC 12和PHY 14中的逻辑，所以MAC 12和PHY 14中消耗的功率减少了。如图6中所示，当连续执行两个初始化写操作时，第一初始化写操作和第二初始 化写操作之间需要一个时钟周期的周转时间。在该周转时间内，初始化使能信号SMI_EN是 低电平的。在每个初始化写操作完成后，MAC 12输出具有低电平的初始化使能信号SMI_EN 至IJPHY 14，以向PHY 14指示每个初始化写操作已完成。由于第二初始化写操作和第一初始 化写操作基本上相同，所以可以如下简单说明。在地址阶段中，在时钟信号PCLK的一个周期内，从MAC 12输出的写地址WRITE ADDR2被发送给PHY寄存器70，在数据阶段中，在时钟信号PCLK的一个周期内，从MAC 12 输出的写数据WRITE DATA2被写入由写地址WRITE ADDR2指定的PHY寄存器70上。图7图解了利用包括图4所示的PHY的系统的MAC-PHY接口连接方法的初始化操 作的时序图的另一示例实施例。图7图解了两个初始化操作的时序图，即连续执行的初始 化写操作和初始化读操作。存在用于向PHY 14指示初始化写操作的终止的周转时间。该 周转时间对应时钟信号PCLK的一个周期。由于图7中所示的初始化写操作基本上和图6中所示的初始化写操作相同，所以 略去对其的说明。因此，参见图3、4、5和7，如下说明初始化读操作。当初始化使能信号SMI_ EN是高电平时，执行初始化读操作。在地址阶段和数据阶段中的读/写信号SMI_data_Rd_ Wr具有低电平。首先，可以如下说明在地址阶段中的PHY 14的操作。写电路30的输入驱动器35 响应于具有高电平的检测信号DET而被使能，读电路40的输出驱动器53响应于具有高电 平的检测信号DET而被禁止。然而，在数据阶段中，写电路30的输入驱动器35响应于具有 低电平的检测信号DET而被禁止，而读电路40的输出驱动器53响应于具有低电平的检测 信号DET而被使能。第一 AND门31的输出信号是低电平。具有低电平的读/写信号SMI_data_Rd_Wr 被输入到第一反相器41的输入端。因此，响应于具有高电平的初始化使能信号SMI_EN和第一反相器41的具有高电平的输出信号，第二 AND门43输出具有高电平的输出信号。响应于读/写信号SMI_data_Rd_Wr和时钟信号PCLK，图5中的检测电路60的锁存电路61输 出具有低电平的信号，并且连接锁存电路61的输出端Q的第三反相器63输出具有高电平 的信号。因此，第四AND门65输出具有高电平的检测信号DET。响应于第一 AND门31的具有低电平的输出信号、具有高电平的检测信号DET和具 有低电平的正常发送操作使能信号ΝΤ0Ε，写电路30的第一 OR门33输出具有高电平的信 号。响应于第一 OR门33的具有高电平的信号而被激活的输入驱动器35可以将通过数据 总线DATA[7:0]输入的读地址READADDR1发送到第一多路分解器39。响应于第一 AND门31的具有低电平的输出信号和具有高电平的检测信号DET，第 二 OR门37输出具有高电平的写使能信号TO。随后，响应于该具有高电平的写使能信号WE， 第一多路分解器39可以将从输入驱动器35输出的读地址READ ADDRl发送给PHY寄存器 70。依据实施例，该写电路30可进一步包括译码器(未示出)，用于译码从第一多路分解器 39输出的读地址READ ADDRl。响应于第二 AND门43的具有高电平的输出信号RE和第二反相器45的具有低电 平的输出信号，第三AND门47输出具有低电平的信号。响应于第三AND门47的具有低电 平的输出信号和具有低电平的正常接收操作使能信号NR0E，第三OR门49输出具有低电平 的信号给输出驱动器53。然后，该输出驱动器53被禁止。响应于第二 AND门43的具有高电平的输出信号RE，即读使能信号，第二多路复用 器51连接第一输入端1和输出端。在和初始化写操作不同的初始化读操作的情况下，地址 阶段和数据阶段之间存在数据总线的周转时间。数据总线周转时间是将使用数据总线DATA[7:0]的所有权或权利从MAC12移交给 PHY 14所需的时间。该数据总线周转时间最小是一个时钟周期ltMP，最大是31个时钟周 期31*t CLKP。
接着，以下将说明PHY 14在数据阶段的操作。由于检测电路60的锁存电路61输 出具有高电平的信号，所以第四AND门65输出具有低电平的检测信号DET。由此，响应于第 一 OR门33的具有低电平的输出信号，每个OR门33和37输出具有低电平的信号，且输入 驱动器35被禁止。由于第二反相器45输出具有高电平的信号，所以响应于第二 AND门43的具有高 电平的输出信号和第二反相器45的具有高电平的输出信号，第三AND门47输出具有高电 平的信号给第三OR门49。因此，输出驱动器53被使能。在地址阶段中，响应于具有高电平的读使能信号RE，第二多路复用器51将由读地 址READ ADDRl指定的从PHY寄存器70输出的读数据READDATA1发送给输出驱动器53。由 此，响应于时钟信号PCLK，该被使能的输出驱动器53可以将从第二多路复用器51输出的读 数据READ DATAl通过数据总线DATA[7:0]发送给MAC 12。当初始化读操作结束时，MAC 12通过数据线23发送具有低电平的初始化使能信 号SMI_EN给PHY 14。由此，PHY 14能够识别出该初始化读操作的终止。图8图解了利用包括图4所示的PHY的系统的MAC-PHY接口连接方法的初始化操 作的时序图的另一示例实施例。图8图解了执行两个初始化操作，即第一初始化读操作和 第二初始化读操作的时序图。在第一初始化读操作和第二初始化读操作之间存在数据总线的周转时间。数据总线周转时间是将使用数据总线DATA[7:0]的所有权或权利由PHY 14移交到MAC 12所需的时间，且对应于时钟信号PCLK的一个周期。在第一初始化读操作的地址阶段中，MAC 12通过数据总线DATA[7:0]发送读地址 READ ADDRl给PHY 14。在第一初始化读操作的地址阶段和第一初始化读操作的数据阶段 之间存在数据总线周转时间。该数据总线周转时间是从时钟信号PCLK的一个周期(最小) 到31周期(最大)的时间段。在数据总线周转时间过去后，在第一初始化读操作的数据阶段中，PHY14将从读地 址READ ADDRl指定的PHY寄存器70中读取的读数据READDATA通过数据总线DATA[7:0] 发送给MAC 12。在第一初始化读操作终止后，第二次初始化读操作执行之前，MAC 12在时钟信号 PCLK的一个周期中输出具有低电平的初始化使能信号SMI_EN给PHY 14。在此，数据总线 DATA[7:0]的所有权从PHY 14转移到MAC 12，而PHY 14识别出第一初始化读操作的终止。 在第二初始化读操作的地址阶段中，MAC 12通过数据总线DATA [7 0]将读地址READ ADDR2 发送到PHY14。在第二初始化读操作的地址阶段和第二初始化读操作的数据阶段之间存在 数据总线周转时间。该数据总线周转时间是从时钟信号PCLK的一个周期(最小)到31周 期(最大)。在数据总线周转时间过去后，在第二初始化读操作的数据阶段中，PHY14将从读地 址READ ADDR2指定的PHY寄存器70中读取的读数据READDATA通过数据总线DATA[7:0] 发送给MAC 12。当第二初始化读操作完成时，MAC 12输出具有低电平的初始化使能信号 SMI_EN给PHY 14。由此，PHY14可以识别出第二初始化读操作的终止。图9图解了利用包括图4所示的PHY的系统的MAC-PHY接口连接方法的初始化操 作的时间图的另一实施例。图9图示了执行两个初始化操作即初始化读操作和初始化写操 作的时序图。在初始化读操作和初始化写操作之间存在数据总线的周转时间。数据总线周转时间是将使用数据总线DATA[7:0]的所有权或权利由PHY14移交到 MAC 12所需的时间，且对应于时钟信号PCLK的一个周期。在初始化写操作的地址阶段中，享有数据总线DATA[7:0]使用权的MAC12通过该 数据总线DATA[7:0]将写地址WRITE ADDRl发送给PHY 14。在初始化写操作的地址阶段 中，PHY 14将通过数据总线DATA[7:0]输入的写数据WRITE DATA写入到由写地址WRITE ADDRl指定的PHY寄存器70中。当初始化写操作结束时，MAC 12输出具有低电平的初始化 使能信号SMI_EN给PHY 14。由此，PHY 14可以识别出初始化写操作的终止。图10图解了利用图4所示的包含PHY的系统的MAC-PHY接口连接方法的初始化 操作和正常传输操作的时序图的示例实施例。图10图示了用于说明连续执行的初始化写 操作、正常发送操作和初始化读操作的时序图。在正常发送操作中，正常发送操作使能信号 NTOE是高电平，而正常接收操作使能信号NROE是低电平。为了执行初始化写操作和初始化读操作，MAC 12通过管理接口 22的信号线23输 出具有高电平的初始化使能信号SMI_EN给PHY 14，而该MAC 12通过该管理接口 22的信 号线23输出具有低电平的初始化使能信号SMI_EN给PHY 14以执行正常发送操作。此外， MAC 12通过控制接口 16的信号线17输出具有高电平的读/写使能信号SMI_data_Rd_Wr 给PHY 14以执行初始化写操作，而MAC 12在初始化写操作完成后，通过控制接口 16的信号线17输出具有低电平的读/写使能信号SMI_data_Rd_Wr给PHY 14。为执行正常发送操作，MAC 12通过控制接口 16的信号线17输出具有高电平的发送使能信号TX_EN给PHY 14，通过控制接口 16的相应信号线输出具有高电平的PHY激活信 号PHY_ACTIVE给PHY 14，还通过数据接口 18输出数据使能信号DATA_EN给PHY 14。当数 据使能信号DATA_EN保持高电平时，MAC 12通过数据总线DATA [7 0]输出有效载荷首部和 有效载荷数据给PHY 14。参见图4，由于MAC 12通过管理接口 22的信号线23输出具有低电平的初始化使 能信号SMI_EN给PHY 14，第一 AND门31输出具有低电平的信号。此外，图5的检测电路 60输出具有低电平的检测信号DET。由于具有高电平的正常发送操作使能信号NTOE被输 入给第一 OR门33，所以第一 OR门33输出具有高电平的信号给输入驱动器35。随后，该被 使能的输入驱动器35将通过数据总线DATA[7:0]输入的有效载荷首部Payload Hdr和有 效载荷数据Payload Data发送给第一多路分解器39。响应于第一 AND门31的具有低电平的输出信号和具有低电平的检测信号DET，第 二 OR门37输出具有低电平的写使能信号WE给第一多路分解器39。由此，该第一多路分 解器39将通过输入驱动器35输入的有效载荷首部Payload Hdr和有效载荷数据Payload Data输出到PHY 14的内部作为正常操作写数据N0WD。随后，PHY 14可以通过天线将有效 载荷首部Payload Hdr和有效载荷数据Payload Data发送到外部。在此，每个AND门43和47分别输出具有低电平的信号。由此，响应于第三AND门 47的具有低电平的输出信号和具有低电平的正常接收操作使能信号N0WD，第三OR门49输 出具有低电平的信号给输出驱动器53。因此，该输出驱动器53被禁止。初始化读操作的说 明和参见图7到9的解释是相同的。图11图解了利用包括图4所示的PHY的系统的MAC-PHY接口连接方法的初始化 操作和正常接收操作的时序图的另一示例实施例。图11图示了用于说明连续执行的初始 化写操作、正常接收操作和初始化读操作的时序图。在正常接收操作中，正常发送操作使能信号NTOE变为低电平，而正常接收操作使 能信号NROE变为高电平。为了执行初始化写操作和初始化读操作，MAC 12通过管理接口 22的信号线23输出具有高电平的初始化使能信号SMI_EN给PHY 14，而MAC 12通过管理 接口 22的信号线输出具有低电平的初始化使能信号SMI_EN给PHY 14，以执行正常接收操作。此外，为执行初始化写操作，MAC 12通过控制接口 16的信号线17输出具有高电 平的读/写使能信号SMI_data_Rd_Wr给PHY 14，且在初始化写操作完成后，MAC 12通过控 制接口 16的信号线17输出具有低电平的读/写使能信号SMI_data_Rd_Wr给PHY 14。为执行正常接收操作，MAC 12通过控制接口 16的信号线17输出具有低电平的发 送使能信号TX_EN给PHY14，通过控制接口 16的相应信号线输出具有高电平的PHY激活信 号PHY_ACTIVE给PHY 14，还通过数据接口 18的相应信号线输出数据使能信号DATA_EN给 PHY 14。当该数据使能信号DATA_EN保持高电平时，该MAC 12可通过数据总线DATA[7:0] 从PHY 14接收有效载荷首部和有效载荷数据。参见图4，由于MAC 12通过管理接口 22的信号线23输出具有低电平的初始化使 能信号SMI_EN给PHY 14，第一 AND 31门输出具有低电平的信号。此外，图5的检测电路60输出具有低电平的检测信号DET。输入驱动器35响应于第一 OR门33的具有低电平的输出信号而被禁止。第二多路分解器51响应于第二 AND门43的输出信号而发送正常操作读数据NORD 到输出驱动器53，其中，所述正常操作读数据是从PHY 14的内部或外部发送的。由于正常 接收操作使能信号NROE是高电平，所以第三OR门49输出具有高电平的信号给输出驱动器 53。该被使能的输出驱动器53将通过第二多路分解器51输入的正常操作读数据NORD (即 有效载荷首部Payload Hdr和有效载荷数据)通过数据总线DATA [7:0]发送给MAC 12。图12图解了示出图3所示的PHY的另一示例实施例的方框图。参见图3和12，系 统10可以包含MAC 12、PHY 14、被连接在MAC12和PHY14之间以连接接口信号的MAC-PHY 接口 15。PHY 14包括写电路30、读电路40和PHY寄存器70。参照图3、6和12，在初始化写操作的地址阶段中，写电路30接收和译码通过数据 总线DATA[7:0]输入的写地址WRITE ADDRl0在初始化写操作的数据阶段中，该写电路30 将通过数据总线DATA[7:0]输入的写数据WRITEDATA1写入到由经译码的写地址指定的PHY 寄存器70中。图13示出了利用包括图12所示的PHY的系统的MAC-PHY接口连接方法的初始化 操作的时序图的示例实施例。图13是用于说明连续执行的第一初始化读操作和第二初始 化读操作的时序图。在第一初始化读操作和第二初始化读操作之间存在数据总线的周转时 间。可参照附图3、12和13如下解释第一初始化读操作。当初始化使能信号SMI_EN是高电平时，执行第一初始化读操作。正常发送操作使 能信号NTOE和正常接收操作使能信号NROE是低电平。首先，如下说明在地址阶段中PHY 14的操作。读/写信号SMI_data_Rd_Wr是高 电平。依据具有高电平的读/写信号SMI_data_Rd_Wr，写电路30的输入驱动器35被使能， 并且读电路40的输出驱动器53被禁止。当具有高电平的读/写信号SMI_data_Rd_Wr被 从MAC 12输入到PHY 14的第一 AND门31时，该第一 AND门31输出具有高电平的写使能 信号WE，第二 AND门43输出具有低电平的读使能信号RE。由于具有高电平的写使能信号TO被输入到第一 OR门80，所以该第一 OR门80输 出具有高电平的信号给输入驱动器35。由此，该输入驱动器35将通过数据总线DATA[7:0] 输入的读地址READ ADDRl发送给第一多路分解器39。响应于具有高电平的写使能信号TO，第一多路分解器39可以将读地址READ ADDRl发送给PHY寄存器70。依照实施例，写电路30可进一步包括译码器(未示出)，用 于译码从第一多路分解器39输出的读地址READADDR1。在地址阶段和数据阶段之间存在 数据总线的周转时间。数据总线的周转时间从时钟信号PCLK的一个周期到时钟信号PCLK 的31个周期。在数据总线的周转时间内，使用数据总线DATA[7:0]的所有权或权利从MAC 12移交给PHY 14。随后，可以如下解释在数据阶段中PHY 14的操作。读/写信号SMI_data_Rd_Wr 是低电平。依据具有低电平的读/写信号SMI_data_Rd_Wr，写电路30的输入驱动器35被 禁止，并且读电路40的输出驱动器53被使能。当具有低电平的读/写信号SMI_data_Rd_Wr从MAC 12输入到PHY 14的第一 AND 门31时，该第一 AND门31输出具有低电平的写使能信号WE，而第二 AND门43输出具有高电平的读使能信号RE。由于具有高电平的读使能信号RE被输入给第二多路分解器51，所 以由读地址READ ADDRl指定的从PHY寄存器70输出的读数据被发送给输出驱动器53。由 于具有高电平的读使能信号RE被输入到第二 OR门82，所以该第二 OR门82输出具有高电 平的信号给该输出驱动器53。由此，该输出驱动器53通过数据总线DATA[7:0]将从第二多 路分解器51发送的读数据READ DATAl发送给MAC12。在第一初始化读操作完成后，MAC 12通过信号线23在时钟信号PCLK的一个周期 内发送具有低电平的初始化使能信号SMI_EN给PHY 14。该具有低电平的初始化使能信号 SMI_EN可执行指示第一初始化读操作的终止的功能。时钟信号PCLK的一个周期被称为数 据总线周转时间。在数据总线周转时间内，使用数据总线DATA[7:0]的所有权或权利从PHY 14移交给MAC 12。和第一初始化读操作一样执行第二初始化读操作。因此，此处省去对其 的详细描述。图14示出了利用包括图12所示的PHY的系统的MAC-PHY接口连接方法的初始化 操作和正常发送操作的时序图的示例实施例。图14是用于说明连续执行的初始化写操作、 正常发送操作和初始化读操作的时序图。参见图12和14，在正常发送操作中，正常发送操作使能信 号NTOE变为高电平，而 正常接收操作使能信号NROE变为低电平。当初始化使能信号SMI_EN和读/写信号SMI_ data_Rd_Wr分别是高电平时，初始化写操作被执行。当初始化使能信号SMI_EN是低电平 时，通过控制接口 16的信号线17输入的发送使能信号TX_EN是高电平，而PHY激活信号 PHY_ACTIVE和数据使能信号DATA_EN分别是高电平，执行正常发送操作。参见图12，由于具有高电平的正常发送操作使能信号NTOE被输入到第一 OR门 33，该第一 OR门33输出具有高电平的信号给输入驱动器35。因此，该被使能的输入驱动器 35将通过数据总线DATA[7:0]输入的有效载荷首部Payload Hdr和有效载荷数据Payload Data输出给第一多路分解器39。响应于第一 AND门31的具有低电平的输出信号WE，该第一多路分解器39将通过 输入驱动器35输入的有效载荷首部Payload Hdr和有效载荷数据Payload Data输出到 PHY 14的内部作为正常操作写数据N0WD。由此，该PHY 14可以通过天线将有效载荷首部 和有效载荷数据发送到外部。图14中所示的初始化读操作和参见图13中说明的初始化读操作相同，因此此处 略去对其的解释。图15示出了利用包括图12所示的PHY的系统的MAC-PHY接口连接方法的初始化 操作和正常接收操作的时序图的示例实施例。图15是用于说明连续执行的初始化写操作、 正常接收操作和初始化读操作的时序图。参见图12和15，在正常接收操作中，正常发送操作使能信号NTOE变为低电平， 正常接收操作使能信号NROE变为高电平。当初始化使能信号SMI_EN和读/写信号SMI_ data_Rd_ffr分别为高电平时，该初始化写操作被执行。当初始化使能信号SMI_EN和通过 控制接口 16的信号线17输入的发送使能信号TX_EN分别为低电平时，并且PHY激活信号 PHY_ACTIVE和数据使能信号DATA_EN分别为高电平时，执行正常接收操作。参见图12和15，响应于第一 AND门31的具有低电平的输出信号WE和具有低电平 的正常发送操作使能信号ΝΤ0Ε，第一 OR门33发送具有低电平的信号给输入驱动器35。由此，输入驱动器35被禁用。该第二 AND门43输出具有低电平的读使能信号RE。随后，第二多路分解器51将从PHY 14的内部或外部输入的有效载荷首部和有效 载荷数据发送给输出驱动器53。由于具有高电平的正常接收操作使能信号NROE被输入到 第一 OR门33，所以该第一 OR门33输出具有高电平的信号给输出驱动器53。由此，该被使 能的输出驱动器53通过数据总线DATA [7:0]将从第二多路分解器51发送的有效载荷首部 和有效载荷数据发送给MAC 12。图15所示的初始化读操作和参见图13所述的初始化读操作相同，故在此省略对 其的解释。由于依据本发明实施例的系统中包含的MAC和PHY不包括像串并转换器和并串转 换器这样的逻辑，所以可分别缩减MAC和PHY的尺寸。由于依据本发明实施例的MAC和PHY 各自不包括这样的逻辑，所以可以缩减门计算。由于依据本发明实施例的MAC和PHY各自 不包括这样的逻辑，所以可以减少功率消耗。在利用依据本发明实施例的接口连接方法和接口的情况下，可分别在时钟信号的 一个周期内执行地址阶段和数据阶段，因此可以缩减存取PHY寄存器的存取时间。虽然已示出和描述了本总的发明构思的一些实施例，但是本领域技术人员应当理 解，可以在不脱离本总的发明构思的原理和精神的情况下对这些实施例进行修改，其中本 总的发明构思的范围在所附权利要求及其等价内容中限定。
权利要求
一种媒介访问控制(MAC)-物理层(PHY)接口连接方法，包括在地址阶段中，由所述MAC通过并行数据总线将PHY寄存器地址发送到所述PHY；和在数据阶段中，由所述MAC通过所述并行数据总线将写数据发送到所述PHY，或由所述MAC通过所述并行数据总线接收从所述PHY输出的读数据。
2.如权利要求1中的方法，其中，所述MAC在两个时钟周期内将所述PHY寄存器地址和 所述写数据发送给所述PHY。
3.一种媒介访问控制(MAC)-物理层(PHY)接口连接方法，包括在地址阶段中，由所述PHY通过并行数据总线接收从所述MAC输出的PHY寄存器地址；和。在数据阶段中，由所述PHY通过所述并行数据总线接收从所述MAC输出的写数据，或由 所述PHY通过所述并行数据总线将读数据发送给所述MAC。
4.如权利要求3中的方法，其中，由所述PHY向所述MAC发送读数据的步骤发生在一个 单独的时钟周期内。
5.如权利要求3中的方法，其中，由PHY通过并行数据总线发送读数据给MAC的步骤在 周转时间过去后通过所述并行数据总线将所述读数据发送给所述MAC。
6.如权利要求5中的方法，其中，所述周转时间小于或等于31个时钟周期。
7.一种半导体器件，包括 寄存器；和写电路，被配置成在数据阶段中，将通过并行数据总线输入的写数据写入到由在地址 阶段中通过该并行数据总线输入的写地址指定的所述寄存器的第一存储区内。
8.如权利要求7中的半导体器件，其中，该写地址和该写数据是分别从所述MAC输出的。
9.如权利要求7中的半导体器件，其中，该地址阶段和该数据阶段均分别在一个时钟 周期内被执行。
10.如权利要求7中的半导体器件，其中，该写电路包括 第一逻辑门，被配置成接收初始化使能信号和读/写信号；发送控制电路，被配置成响应于该第一逻辑门的输出信号，而控制通过该并行数据总 线输入的信号的发送；和多路分解器，被配置成为响应于该第一逻辑门的输出信号，而发送该发送控制电路的 输出信号给该寄存器或内部电路。
11.如权利要求10中的半导体器件，其中，该写电路进一步包括第二逻辑门，被配置 成响应于该第一逻辑门的输出信号和正常发送操作使能信号，而控制该发送控制电路的操 作。
12.如权利要求7中的半导体器件，进一步包括读电路，被配置成在数据阶段中读取 存储在于地址阶段中通过该并行数据总线输入的读地址指定的所述寄存器的第二存储区 内的数据，且通过该并行数据总线发送该读数据到外部设备。
13.如权利要求12中的半导体器件，其中，该外部设备是MAC，其中该读地址是从该MAC 输出的，以及其中该读数据被发送给该MAC。
14.如权利要求12中的半导体器件，其中，该读电路包括第一逻辑门，被配置成接收初始化使能信号和读/写信号；多路分解器，被配置成响应于该第一逻辑门的输出信号，而控制该读数据或从内部电 路输出的数据的发送；和发送控制电路，被配置成响应于该第一逻辑门的输出信号，而控制该多路分解器的输 出信号到该并行数据总线的发送。
15.如权利要求14中的半导体器件，其中，该读电路进一步包括第二逻辑电路，被配 置成响应于该第一逻辑门的输出信号和正常接收操作使能信号，而控制该发送控制电路的 操作。
16.如权利要求13中的半导体器件，其中，该读电路进一步包括反相器，被配置成将 该读/写信号取反，并发送经取反的读/写信号给该第一逻辑门。
17.一种媒介访问控制(MAC)-物理层(PHY)接口，包括并行数据总线，被配置成在地址阶段中将从所述MAC输出的地址发送给所述PHY，以及 在数据阶段中将从该MAC输出的写数据发送给该PHY或将从该PHY输出的读数据发送给该 MAC ；禾口第一信号线，被配置成将从该MAC输出的读/写信号发送给该PHY。
18.如权利要求17中的接口，进一步包括第二信号线，被配置成向所述PHY发送从该 MAC输出并指示初始化操作或正常操作的初始化使能信号。
19.如权利要求17中的接口，其中，该地址阶段和该数据阶段分别在一个时钟周期内 被执行。
20.一种系统，包括媒介访问控制(MAC)，被配置成输出地址、读/写信号、初始化使能信号和写数据；物理层(PHY)，被配置成输出读数据；和接口，连接于该MAC和该PHY之间，其中该接口包括并行数据总线，被配置成在地址阶段中将该地址发送给所述PHY，和在数据阶段中将写 数据发送给该PHY或将读数据发送给该MAC ；和第一信号线，被配置成发送读/写信号给该PHY。
21.如权利要求20中的系统，进一步包括第二信号线，被配置成发送该初始化使能信 号给该PHY。
22.如权利要求20中的系统，其中，该MAC在两个时钟周期内发送该地址和该写数据给 该 PHY。
23.如权利要求20中的系统，其中，该PHY在一个时钟周期内发送该读数据给该MAC。
24.如权利要求20中的系统，其中，在初始化读操作期间，该PHY在一周转时间过去后 的一个时钟周期内发送该读数据给该MAC。
25.如权利要求20中的系统，其中，该PHY包括寄存器；和写电路，被配置成在数据阶段中，将该写数据写入到由该地址指定的寄存器的第一存 储区内。
26.如权利要求25中的系统，其中，该PHY进一步包括读电路，被配置成在数据阶段中读取和发送存储在由该地址指定的寄存器的第二存储区中的读数据到MAC。
27.一种在写操作期间的媒介访问控制(MAC)的信号处理方法，包括在一时钟信号的第一周期内，通过并行数据总线发送写地址到物理层(PHY)；并且在该时钟信号的第二周期内，通过该并行数据总线发送写数据到所述PHY。
28.—种在读操作期间的物理层(PHY)的信号处理方法，包括在一时钟信号的一个周期内，通过并行数据总线接收从MAC输出的读地址；并且在数据总线周转时间过去后的时钟信号的一个周期内，通过该并行数据总线将从由该 读地址指定的寄存器输出的读数据发送到该MAC。
29.如权利要求28中的方法，其中，该数据总线周转时间从时钟信号的一个周期到时 钟信号的31个周期。
30.一种在接口上传递在媒介访问控制器(MAC)和物理层(PHY)之间的信号的方法，所 述接口包括并行数据总线，用于在该MAC和该PHY之间并行传输数据信号，该方法包括通过在该MAC上在该并行数据总线上并行提供PHY寄存器地址以及在串行控制信号线 上提供控制信号来请求PHY寄存器事务，而在该MAC上启动PHY寄存器事务，该PHY寄存器 事务包括PHY寄存器写操作和PHY寄存器读操作中的一个；如果该控制信号请求PHY寄存器写操作，则接下来该MAC在该并行数据总线上并行提 供PHY寄存器数据信号，以编程具有该PHY寄存器地址的PHY寄存器；和如果该控制信号请求PHY寄存器读操作，则接下来该PHY在该并行数据总线上对具有 该PHY寄存器地址的PHY寄存器并行提供PHY寄存器数据信号。
31.如权利要求30中的方法，其中，如果控制信号请求PHY寄存器写操作，则该MAC进 一步在该串行控制线上提供数据控制信号以指示在该并行数据总线上的PHY寄存器数据 信号的可用性。
32.如权利要求30中的方法，其中，如果控制信号请求PHY寄存器读操作，则该PHY进 一步在该串行控制线上提供数据控制信号以指示在该并行数据总线上的PHY寄存器数据 信号的可用性。
33.如权利要求30中的方法，其中，该控制信号包括同步位，其指示PHY寄存器事务的 启动，以及其中由该MAC提供的另一控制信号指示该启动的PHY寄存器事务是PHY寄存器 读操作还是PHY寄存器写操作。
34.如权利要求30中的方法，其中，该PHY寄存器地址包括8位，而该并行数据总线是 8位宽。
35.如权利要求30中的方法，其中，该PHY寄存器数据包括8位，而该并行数据总线是 8位宽。
36.一种数据传输系统，包括在接口上传递信号的媒介访问控制器(MAC)和物理层 (PHY)，包括并行数据总线，用于在该MAC和该PHY之间并行传输数据信号；串行控制线，用于在该MAC和该PHY之间传输控制信号；和控制器，被配置成通过在该MAC上在该并行数据总线上并行提供PHY寄存器地址和在 该串行控制信号线上提供控制信号来请求PHY寄存器事务，而在该MAC上启动PHY寄存器 事务，该PHY寄存器事务包括PHY寄存器写操作和PHY寄存器读操作中的一个，其中如果该控制信号请求PHY寄存器写操作，则该MAC接下来在该并行数据总线上并行提 供PHY寄存器数据信号，以编程具有该PHY寄存器地址的PHY寄存器；和如果该控制信号请求PHY寄存器读操作，则该PHY接下来在该并行数据总线上对具有 该PHY寄存器地址的PHY寄存器并行提供PHY寄存器数据信号。
37.如权利要求36中的系统，其中，如果该控制信号请求PHY寄存器写操作，则该控制 器进一步被配置成使得该MAC进一步在该串行控制线上提供数据控制信号以指示在该并 行数据总线上的PHY寄存器数据信号的可用性。
38.如权利要求36中的系统，其中，如果该控制信号请求PHY寄存器读操作，则该PHY 进一步在该串行控制线上提供数据控制信号以指示在该并行数据总线上的PHY寄存器数 据信号的可用性。
39.如权利要求36中的系统，其中，该控制信号包括同步位，其指示PHY寄存器事务的 启动，以及其中，该MAC提供的另一控制信号指示该启动的PHY寄存器事务是PHY寄存器读 操作还是PHY寄存器写操作。
40.如权利要求36中的系统，其中，该PHY寄存器地址包括8位，而该并行数据总线是 8位宽。
41.如权利要求36中的系统，其中，该PHY寄存器数据包括8位，而该并行数据总线是 8位宽。
全文摘要
提供了一种媒介访问控制(MAC)物理层(PHY)的接口连接方法。该方法包括在地址阶段中，通过并行数据总线发送PHY寄存器地址给该PHY；和在数据阶段中，通过该并行数据总线发送写数据给该PHY或接收从该PHY输出的读数据。
文档编号H04L29/10GK101820450SQ201010151680
公开日2010年9月1日 申请日期2010年1月13日 优先权日2009年1月13日
发明者甘内桑萨希什·库玛, 郑镇溶 申请人:三星电子株式会社