以产生回归树。该下降强度能够用例如关键路径监测器之类的在线测量感测器来计算。为了避免干涉，在训练期间，一次只有一个线程运行在功率域中。当回归树被训练达到稳定的状态时，其能够被嵌入目标芯片中以预测线程的电压特性。
[0044]此外，3D芯片可包括核和缓存或存储器，其中一个或多个缓存层可叠置在核层的上方。例如，图8显示了包括核层和缓存层的示例性3D芯片，其中缓存层810叠置在核层820的上方。该缓存层810可包括多个缓存库830。核层820可包括多个核840。一个或多个线程能够在该多个核840中被执行。在执行线程的过程中，数据频繁地从所述缓存库中取出或存入该缓存库。缓存活动也会在功率传输网络中产生波动的电流。缓存的功率消耗随着缓存存取的频率而改变。例如，当线程具有许多数据交互作用时，功率消耗会变大。因此，这会导致核和缓存在垂直方向上的共振。在这种情况下，需要监测缓存的行为和核的行为并估计缓存库的功率消耗。如图8所示，当核和缓存间的共振发生时，将触发线程调度或者数据重新映射。能够通过将电压猛烈的线程与缓存库分开的方法来避免核和缓存之间的共振。可通过将数据移动到远处的缓存库(见图8中缓存层810上方的箭头)或者通过将电压温和的线程分配至核的方式(见图8中核层820下方的箭头)来分开所述电压猛烈的线程和缓存库。
[0045]在将数据移动到远处的缓存库或者通过将电压温和的线程分配至核来缓解或避免核与缓存间的共振之前，需要监测缓存行为。回归模型可以用于表现缓存库的存取强度和电压下降强度之间的关联。该回归模型的训练阶段也是离线进行的。在预测阶段，监测器将每个缓存库的存取计数作为输入以预测电压下降强度。因此，需要增加缓存库存取计数器指核或者缓存层以记录缓存紧急标识的存取。如果监测器部件是实施在核中，那么将读/写请求的地址转换成缓存库的标识。然后相应的计数器根据每一次缓存存取而增加。如果监测器是实施在缓存中，那么监测器可嵌入在缓存库的读/写电路中。相关的缓存库的存取计数器根据每一次数据存取而增加。然后，如果缓存行为表明在3D芯片中存在核和缓存间的共振，则通过将数据移动到远处的缓存库或者通过将电压温和的线程分配给核来分开电压猛烈的线程和缓存库。
[0046]在一个或多个实施例中，上面描述的线程调度方法可通过软件来实施，用于实现本发明的线程调度方法的各步骤的功能的计算机可读代码可以存储在计算机可读介质中。本发明的计算机可读介质的例子包括但不限于:磁介质，如硬盘、软盘和磁带；光介质，如⑶-ROM和全息设备；磁_光介质，如光软盘；以及为了存储和执行程序代码专门配置的硬件设备，如专用集成电路(ASIC)、可编程逻辑器件以及ROM和RAM器件。所述计算机可读代码能够被一个或更多的处理单元执行。
[0047]通过使用本发明的层独立控制系统，电压违限的平均减少量可以达到例如40%。并且，如图9所示，本发明的线程调度方法能够缓解每一层中的电压下降大约13%，并且能降低3D芯片中的电压下降。这是因为本发明对线程的电压特性作了预测并且积极地调度线程以最小化较大的电压下降。除了降低电压违限外，该线程调度方法也能够降低一般情况的电压下降的电压裕度约9%。此外，本发明的调度方法也能减小层内的电压下降差距。层O内的最严重情况的电压下降约为20mv，在调度后，该差距仅仅为6mv。应注意的是，随着芯片层数量以及芯片架构的改变，电压违限或者电压下降的降低效果也会改变。
[0048]对于本领域的技术人员来说显而易见的是，可以在不背离本发明的精神和权利要求的范围的情况下对本发明作不同的修改和变型。因此，如果对本发明的修改和变型落入了权利要求和它们的等同物的范围内，那么应当认为本发明覆盖了对本发明所描述的不同实施例的修改和变型。
【主权项】
1.一种多芯片系统，包括垂直堆叠的、电耦合在一起的多个芯片； 所述多个芯片中的每个芯片包括一个或多个核，所述多个芯片中的每个芯片进一步包括: 至少一个电压违限感测单元，该至少一个电压违限感测单元与所述每个芯片的一个或多个核连接，该至少一个电压违限感测单元被配置成独立感测所述每个芯片中的每个核的电压违限；以及 至少一个频率调谐单元，该至少一个频率调谐单元被配置成调谐所述每个芯片的每个核的频率，该至少一个频率调谐单元与所述至少一个电压违限感测单元连接。
2.根据权利要求1所述的多芯片系统，其中所述至少一个电压违限感测单元是关键路径监测器。
3.根据权利要求2所述的多芯片系统，其中所述至少一个频率调谐单元是数字锁相环。
4.根据权利要求1-3中任一项所述的多芯片系统，其中所述多芯片系统还包括性能监测器和电压调节器，所述性能监测器与一个或多个所述频率调谐单元连接并且被配置成监测所述堆叠的芯片的频率，所述电压调节器与所述性能监测器连接并且被配置成调节提供至所述多个芯片的电压。
5.一种用于3D堆叠芯片系统的控制方法，所述3D堆叠芯片系统包括多个垂直堆叠的芯片，每个所述芯片包括一个或多个核，该方法包括: (a)通过与所述核连接的至少一个电压违限感测单元感测所述芯片的一个或多个核中是否存在电压违限； (b)如果是，则通过与所述电压违限感测单元连接的频率调谐单元调谐该芯片的频率；以及 (C)如果否，则继续进行步骤(a)， 其中所述控制方法为所述3D堆叠芯片系统中的每个芯片独立地执行。
6.根据权利要求5所述的方法，还包括: 监测所述3D堆叠芯片系统的频率以确定该频率是否高于上限或低于下限； 如果该频率高于所述上限，则降低提供至该3D堆叠芯片系统的电压； 如果该频率低于所述下限，则提高提供至该3D堆叠芯片系统的电压。
7.根据权利要求5或6所述的方法，其中所述电压违限感测单元是关键路径监测器。
8.根据权利要求7所述的方法，其中所述频率调谐单元是数字锁相环。
9.一种用于在3D堆叠芯片系统中调度线程的方法，该方法包括如下步骤: (a)估测来自一个或多个应用的多个线程的固有下降强度； (b)将该多个线程根据固有下降强度以降序排列并将它们排成队列； (C)选择该队列的头部的线程并将其设置在所述3D堆叠芯片系统中的可获得的最低层芯片的可获得的核中；以及 Cd)检测所述队列是否已空，并重复步骤(c)直到所述队列变空。
10.根据权利要求9所述的方法，其中如果多个线程被估测具有相同的固有下降强度，则利用循环算法选择来自不同应用的线程以缓解水平方向的干涉。
11.根据权利要求9或10所述的方法，还包括当缓存行为监测表明所述3D堆叠芯片系统中的核与缓存之间的共振发生时，通过将缓存库中的数据移动至远处的缓存库或者将电压温和的线程分配至所述核来将所述核中执行的电压猛烈的线程与所述缓存库分开，从而避免核与缓存库之间的共振。
12.一种用于在3D堆叠芯片系统中调度线程的系统，其包括: 装置，用于估测来自一个或多个应用的多个线程的固有下降强度； 装置，用于将该多个线程根据固有下降强度以降序排列并将它们排成队列； 装置，用于选择该队列的头部的线程并将其设置在所述3D堆叠芯片系统中的可获得的最低层芯片的可获得的核中；以及装置，用于检测所述队列是否已空。
13.根据权利要求12所述的系统，还包括: 装置，用于利用循环算法选择来自不同应用的线程以缓解水平方向的干涉。
14.根据权利要求12或13所述的系统，还包括: 装置，用于当缓存行为监测表明所述3D堆叠芯片系统中的核与缓存之间的共振发生时，通过将缓存库中的数据移动至远处的缓存库或者将电压温和的线程分配至所述核来将所述核中执行的电压猛烈的线程与所述缓存库分开，从而避免核与缓存库之间的共振。
【专利摘要】本发明涉及一种多芯片系统以及一种用于在3D堆叠芯片系统中调度线程的方法。该多芯片系统包括垂直堆叠的、电耦合在一起的多个芯片；所述多个芯片中的每个芯片包括一个或多个核，所述多个芯片中的每个芯片进一步包括：至少一个电压违限感测单元，该至少一个电压违限感测单元与所述每个芯片的一个或多个核连接，该至少一个电压违限感测单元被配置成独立感测所述每个芯片中的每个核的电压违限；以及至少一个频率调谐单元，该至少一个频率调谐单元被配置成调谐所述每个芯片的每个核的频率，该至少一个频率调谐单元与所述至少一个电压违限感测单元连接。本发明中所描述的该多芯片系统和该调度线程的方法具有多个优点，例如降低电压违限、缓解电压下降和节约功耗。
【IPC分类】G06F9-48, G06F15-173
【公开号】CN104699531
【申请号】CN201310659511
【发明人】徐懿, 胡杏, 谢源
【申请人】超威半导体公司
【公开日】2015年6月10日
【申请日】2013年12月9日
【公告号】US20150160975