多管芯细粒度集成电压调节的制作方法
【专利说明】
【背景技术】
技术领域
[0001]本发明涉及针对半导体器件用于电源调节的系统和方法。更具体地，本发明涉及利用无源半导体器件进行电压调节。
[0002]相关领域描述
[0003]当前的片上系统(S0C)器件正在向着更大的功能集成和功率/性能优化方向被推进。因为更大的功能集成的要求，所以越来越多地向S0C器件添加来自多种来源的多个IP块(IP块是可重新使用的逻辑单位、单元或芯片布局设计，有时它们来自不同的单方或来源)。每个个体IP块可以具有其自己独特的电源要求和电力递送挑战。例如，一个IP块可以利用与当前可用的其他供电电压不同的供电电压工作。不同的供电电压可以仅从当前供电电压稍微变化(例如，即使仅约100mV差异)，但不同的供电电压可以汲取大量电流。因为高的电流汲取以及能量效率的重要性，两个供电电压中更高一个的简单LD0(低压差)线性调节器对于低功率设计可能不是令人满意的解决方案。对功率效率的驱动和对S0C器件存在很多供电电压要求的组合可能针对S0C器件和电源管理单元(PMU)之间的连接产生相当复杂的设计。
[0004]使用单个IP块还可能在S0C器件中提供多个不同的复杂模拟功能。这些模拟功能中的一些模拟功能可能受益于更高的电压源下的操作。跨器件供应更高电压在一种特定的子部分中提供了模拟性能的改善，然而，可在总体器件操作方面导致功率效率低下。因此，直接为诸如放大器和电流源的模拟功能提供更高的供电电压(例如，独立于其他供电电压向模拟功能供应更高供电电压)可允许在共源共栅放大器、Wilson和/或其他配置中堆叠器件，这可以改善这些关键区域中的模拟性能。
[0005]复杂性增大的S0C器件的另一个问题在于，随着器件中耗电结构(例如晶体管)数量的增加，跨器件存在显著的电阻。为了为最后的耗电结构(例如，距PMU “最远”的耗电结构或经受最大电压降的最后耗电结构)维持最高的递送性能，跨S0C器件的供电电压需要尽可能高。然而，提高供电电压受到最靠近PMU的第一个耗电结构能够耐受的最高兼容电压的约束。因为供电电压上限是由最靠近耗电结构的容限设定的，所以最后耗电结构处的IR降(器件两端的电压降)变成不受补偿的损耗，这可能限制S0C器件的性能。由于电源电压降低，这个电压降随着其变成供电电压更大的百分比而变成更显著的问题。这种降低本身受到减小功率消耗的需求的驱动(例如，以减小电池消耗并增加电池寿命)。此外，性能的降低可能因为器件阈值电压(VT)不缩放而加剧。因此，例如，电源电压10%的降低可能导致栅极速度(例如，晶体管速度)20 % -30 %的减慢，从而进一步加剧S0C性能上的I*R降效应。
[0006]在更低电压下提供电力供应的另一个问题是在S0C器件的所选择子块过渡到高度活动模式时需要的电流显著增大。在所选择子块的高度活动模式期间，其他子块(例如，不同的CPU或GPU)可能是空闲的或消耗显著更低的电流。这些空闲子块将理想地保持在不同电力轨上，以便充分隔离电力递送，并提供独立的DVFS(动态电压频率缩放)设置和电力降低功能。分隔电力轨意味着在所选择的子块和空闲子块之间的SOC电力递送上没有共享资源。此类资源可包括封装件上的凸块或球，以及印刷电路板上的配线和部件。对S0C器件提出此类约束可能要求封装件有显著的设计复杂性，以便提供低电感电力递送网络的扩展组。
【发明内容】
[0007]在某些实施例中，半导体器件封装件包括耗电器件(例如，S0C器件)和耦接到耗电器件的无源器件。耗电器件可以包括一个或多个电流消耗元件(例如，块或IP块)。无源器件可以包括形成在半导体基板上的多个无源元件(例如，电容器)。可以将无源元件在半导体或其他基板上布置成结构的阵列。可以利用一个或多个端子(例如，凸块、球或TSV)耦接耗电器件和无源器件。在一些实施例中，半导体器件封装件包括第三半导体器件，诸如存储器器件(例如，DRAM器件)。在一些实施例中，无源器件包括第三半导体器件或存储器器件。
[0008]可以将耗电器件耦接到无源器件，使得耗电器件结合使用无源器件上个体无源元件和耗电器件上电流消耗元件的端子阵列以利用不同调节器产生不同的(例如，独立且局部化的)电压岛。可以使用不同的电压调节器在局部化且不同并可能优化的电平上向耗电器件上的不同电流消耗元件(例如，块)提供电力并控制电力。向块提供精细粒度的局部化和不同电压调节允许在离散的块层级上进行功率优化，这实现了系统功率的总体下降并减小了具有速度限制关键路径的块对性能的影响，从而实现了相对于常规外部粗糙电力递送技术的总体功率/性能改善。
【附图说明】
[0009]当结合附图时，参考根据本发明的目前优选的但仅为例示性的实施例的以下详细描述，将更充分地理解本发明的方法与装置的特征和优点，在该附图中:
[0010]图1示出了半导体器件封装件的一个实施例的分解图表示。
[0011]图2示出了半导体器件封装件的一个实施例的侧视图表示。
[0012]图3示出了无源器件的一个实施例的表示。
[0013]图4示出了结构的一个可能实施例的示例的放大图。
[0014]图5示出了结构的另一个可能实施例的示例的表示。
[0015]图6示出了针对图5中所示结构的一般性端子覆盖区。
[0016]图7不出了仅具有电容器和端子的结构的一个实施例的不例的表不。
[0017]图8示出了使用结构的阵列的端子覆盖区的一个实施例的表示。
[0018]图9示出了具有无源器件、耗电器件和存储器器件的封装件的一个实施例的侧视图表示。
[0019]图10示出了半导体器件封装件的另一个实施例的侧视图表示。
[0020]图11示出了半导体器件封装件的另一个实施例的侧视图表示。
[0021]图12示出了具有无源器件、耗电器件和存储器器件的封装件另一个实施例的侧视图表示。
[0022]尽管本发明易受各种修改形式和替代形式的影响，但附图中以举例的方式示出了其具体实施例并将在本文详细描述。附图可能不是按比例的。应当理解，附图和【具体实施方式】并非旨在将本发明限制于所公开的特定形式，而正相反，其目的在于覆盖落在由所附权利要求所限定的本发明的实质和范围内的所有修改形式、等同形式和替代形式。
【具体实施方式】
[0023]半导体器件封装件可以包括耦接在一起的两个或更多个半导体器件。在某些实施例中，封装件中的半导体器件中的至少一个半导体器件是无源半导体器件，并且半导体器件中的至少一个半导体器件是耗电半导体器件(例如，具有电流消耗元件诸如S0C器件的器件)。由于无源器件被集成到封装件中，因此可以将无源器件称为例如集成无源器件(iro)。
[0024]图1示出了半导体器件封装件90的一个实施例的分解图表示。图2示出了半导体器件封装件90的一个实施例的侧视图表示。在某些实施例中，封装件90包括无源器件100、耗电(半导体)器件120和构造封装件122。在一些实施例中，无源器件100、耗电器件120和/或构造封装件122使用类似的基板(例如，硅基基板)。在无源器件100、耗电器件120和/或构造封装件122中使用类似基板可以在每个器件中提供基本类似的热膨胀属性，从而允许在广泛温度范围中工作而不对两个器件之间的连接造成应变。在某些实施例中，无源器件100的尺寸设定成装配在构造封装件122中的凹陷部内。无源器件100可以比耗电器件120小，以允许耗电器件上的区域不被待用于耗电器件的通用I/O的无源器件覆盖。
[0025]在某些实施例中，无源器件100和耗电器件120直接彼此耦接。例如，可以如图2所示，利用端子110耦接