(见图1B)经由电阻器％以及由晶体管T 2和T3提供的附加电流路径放电，该晶体管T 2和T 3以交错方式暂时开启和关断。因此，晶体管单元(或者单元的组)Τ2?1和T V在时间t i处被栅极信号G U和G V开启并且在时间点t2N处关断；晶体管单元(或者单元的组)T 2,2和T 3,3在时间12处被栅极信号G 2, G 3, i开启并且在时间t21M处关断，等。从时间点T巧」时间点T N+1，所有N个单元或晶体管TjP T 3均开启。在相同时间处，晶体管TjPT 个单元(也即N个单元或者单元的组)的半数被开启。由于在时间tN处的这种对称开关状态，总线电压VBUS在辅助晶体管T 2和T 3再次关断之前迅速减少到零(并且总线电容被放电)。应该注意的是，可以以相反的方式使用相同的开关策略，以便从隐性状态切换到显性状态。虽然当从隐性状态切换到显性状态时，切换速度不是问题，但是当使用这种交错开关策略时，在存在噪声时，可以更可靠地设置转变期间的信号形状。
[0056]虽然已经公开了本发明的各种示例性实施例，对于本领域技术人员显而易见的是，可以做出各种改变和改进以便实现本发明的某些优势而不背离本发明的精神和范围。对于本领域普通技术人员而言明显的是，可以适当地替换执行相同功能的其它部件。例如，可以使用反向逻辑电平，以便获得基本相同的结果。应该提到的是，参照特定附图所解释的特征可以与其它附图的特征组合，甚至与那些没有明确提到的附图中的特征组合。此外，本发明的方法或者可以在使用适当处理器指令的全软件实施方式中实现，或者可以在利用硬件逻辑和软件逻辑以实现相同结果的混合实施方式中实现。对本发明构思的这种修改旨在由所附权利要求覆盖。
【主权项】
1.一种总线驱动器电路，包括: 第一电路节点和第二电路节点，所述第一电路节点可操作地耦合到总线线路，引起所述第一电路节点和所述第二电路节点之间的总线电容； 开关电路，耦合到所述第一电路节点并且被配置为将输出电压施加在所述第一电路节点和所述第二电路节点之间，从而当控制信号指示显性状态时对所述总线电容充电； 放电电路，包括至少一个电阻器，所述放电电路被耦合在所述第一电路节点和所述第二电路节点之间并且被配置为当所述控制信号指示隐性状态时允许所述总线电容经由所述电阻器放电， 其中所述开关电路进一步被配置为，除提供所述放电电路外，还提供用于在从显性状态到隐性状态的转变时段期间对所述总线电容放电的暂时电流路径。
2.根据权利要求1所述的总线驱动器电路，其中所述第二电路节点是接收电源电压的电源节点；所述第一电路节点形成驱动器输出以允许经由所述总线的单端传信。
3.根据权利要求1所述的总线驱动器电路，其中所述第一节点耦合到第一总线线路而所述第二节点耦合到第二总线线路；所述第一电路节点和所述第二电路节点形成驱动器输出以允许经由所述总线线路的差分传信。
4.根据权利要求1所述的总线驱动器电路，其中所述开关电路包括耦合到所述第一电路节点并且被配置为根据所述控制信号在所述第一电路节点处施加所述输出电压的至少一个第一晶体管。
5.根据权利要求1所述的总线驱动器电路，其中所述开关电路包括耦合到所述第一电路节点的至少一个第一晶体管以及耦合到所述第二电路节点的至少一个第二晶体管；所述第一晶体管和所述第二晶体管被配置为根据所述控制信号在所述第一电路节点和所述第二电路节点之间施加所述输出电压。
6.根据权利要求1所述的总线驱动器电路，其中所述开关电路包括耦合到所述第一电路节点的至少一个第三晶体管；由所述第三晶体管形成所述暂时电流路径，所述第三晶体管被配置为根据所述控制信号暂时激活。
7.根据权利要求6所述的总线驱动器电路，其中所述至少一个第三晶体管由多个晶体管单元、或者晶体管单元的组构成，具有并联耦合的负载电流路径以形成所述第三晶体管的具有有效电阻的负载电流路径； 所述晶体管单元、或者晶体管单元的组被配置为顺次开启或者关断，使得所述第三晶体管的所述有效电阻取决于开启的晶体管单元、或者晶体管单元的组的数目。
8.根据权利要求7所述的总线驱动器电路，其中每个晶体管单元、或者晶体管单元的每个组被配置为根据栅极信号开启和关断，其中基于所述控制信号的延迟版本生成每个栅极信号。
9.根据权利要求1所述的总线驱动器电路，其中所述开关电路包括具有低侧晶体管和高侧晶体管的晶体管半桥； 所述高侧晶体管被耦合在所述第一电路节点和所述第二电路节点之间，其中所述第二电路节点是电源节点； 所述低侧晶体管被耦合在所述第一电路节点和供应有参考电势的另一电源节点之间； 所述高侧晶体管被配置为暂时开启以提供用于在从显性状态到隐性状态的转变时段期间对所述总线电容放电的所述暂时电流路径。
10.根据权利要求9所述的总线驱动器电路， 其中所述高侧晶体管和所述低侧晶体管两者均包括多个晶体管单元、或者并联的晶体管单元的组，具有并联耦合的负载路径并且形成相应晶体管的负载路径，以及 其中所述晶体管单元、或者晶体管单元的组被配置为顺次开启或者关断，使得相应晶体管的有效电阻取决于开启的晶体管单元、或者晶体管单元的组的数目。
11.根据权利要求10所述的总线驱动器电路，其中所述有效电阻在从所述显性状态到所述隐性状态的转变期间的特定时间点处相等。
12.根据权利要求10所述的总线驱动器电路，其中所述低侧晶体管具有数目为2N的晶体管单元、或者并联的晶体管单元的组，并且所述高侧晶体管具有数目为N的晶体管单元、或者并联的晶体管单元的组；N是正整数。
13.根据权利要求1所述的总线驱动器电路，其中所述开关电路包括由第一晶体管半桥和第二晶体管半桥构成的晶体管H桥，每个均具有连接在相应半桥的中间分接头处的低侧晶体管和高侧晶体管。
14.根据权利要求13所述的总线驱动器电路， 其中所述第一晶体管半桥和所述第二晶体管半桥耦合在第一电源节点和第二电源节点之间； 其中所述第一电源节点是所述第一晶体管半桥的中间分接头并且所述第二电源节点是所述第二晶体管半桥的中间分接头； 所述第一晶体管半桥的高侧晶体管和所述第二晶体管半桥的低侧晶体管被配置为暂时开启以提供用于在从显性状态到隐性状态的转变时段期间对所述总线电容放电的所述暂时电流路径。
15.根据权利要求14所述的总线驱动器电路， 其中所述第一晶体管半桥和所述第二晶体管半桥的高侧晶体管和低侧晶体管包括多个晶体管单元、或者并联晶体管单元的组，具有并联耦合的负载路径并且形成相应晶体管的负载路径；以及 其中所述晶体管单元、或者晶体管单元的组被配置为顺次开启或者关断，使得相应晶体管的所述有效电阻取决于开启的晶体管单元、或者晶体管单元的组的数目。
16.根据权利要求15所述的总线驱动器电路， 其中，在从所述显性状态到所述隐性状态的转变期间，通过顺次关断相应晶体管的晶体管单元、或者晶体管单元的组，同步关断所述第一晶体管半桥的高侧晶体管和所述第二晶体管半桥的低侧晶体管；以及 其中，通过顺次开启或者关断相应晶体管的晶体管单元、或者晶体管单元的组，同步开启和关断所述第一晶体管半桥的低侧晶体管和所述第二半导体半桥的高侧晶体管，使得在从所述显性状态到所述隐性状态的转变期间的特定时间点处，所述第一晶体管半桥和所述第二晶体管半桥的高侧晶体管和低侧晶体管基本上具有相同的有效电阻。
17.根据权利要求16所述的总线驱动器电路，其中所述第一晶体管半桥的低侧晶体管和所述第二晶体管半桥的高侧晶体管在所述特定时间点之前顺次开启并且在所述特定时间点之后顺次关断。
【专利摘要】本发明涉及具有改进的转变速度的总线驱动器电路，该总线驱动器电路可以包括第一电路节点和第二电路节点，其中第一电路节点可操作地耦合到总线线路，引起第一电路节点和第二电路节点之间的总线电容。开关电路被耦合到第一电路节点并且被配置为将输出电压施加在第一电路节点和第二电路节点之间。因此，当控制信号指示显性状态时，总线电容被充电。放电电路包括至少一个电阻器。放电电路耦合在第一电路节点和第二电路节点之间并且被配置为当控制信号指示隐性状态时允许总线电容经由电阻器放电。开关电路还被配置为提供暂时电流路径，用于在从显性状态到隐性状态的转变时段期间对总线电容放电。
【IPC分类】G06F13-40
【公开号】CN104731742
【申请号】CN201410790738
【发明人】D·梅茨纳, P·威德林, D·阿斯特罗姆
【申请人】英飞凌科技股份有限公司
【公开日】2015年6月24日
【申请日】2014年12月17日
【公告号】DE102014118156A1, US20150169488