性第一特性的输入波形，驱动所述单元的所述前级驱动器的所述不同电路拓 扑结构导致不同第一特性，所述代表性第一特性选自从至少一个芯片所收集的第一特性， 所述至少一个芯片包括代表驱动所述单元的所述前级驱动器的所述不同电路拓扑结构的 电路拓扑结构；以及单元特征化模块，被配置为使用所述输入波形来特征化所述单元，以在 库中创建与所述输入波形相关联的记录。
[0021] 在该系统中，所述波形获取模块通过执行包括以下操作获取具有所述输入转换特 性和所述代表性第一特性的所述输入波形：从所述至少一个芯片中收集波形，所述至少一 个芯片包括代表驱动所述单元的所述前级驱动器的所述不同电路拓扑结构的所述电路拓 扑结构；根据所述输入转换特性，对来自所述至少一个芯片的所述波形分组；根据所述第 一特性，对具有所述输入转换特性的波形组分类；以及从具有所述输入转换特性的波形组 中选择具有所述代表性第一特性的波形，作为所述输入波形。
[0022] 在该系统中，所述第一特性是尾部特性；所述输入转换特性包括所述输入波形的 第一部分；以及所述尾部特性包括所述输入波形的第一部分之后的所述输入波形的第二部 分。
[0023] 在该系统中，所述库创建工具包括：波形获取模块，被配置为考虑所述不同电路拓 扑结构，获取具有所述输入特性的不同输入波形；以及单元特征化模块，被配置为使用所述 不同输入波形来特征化所述单元，以在库中创建与所述输入转换特性和所述不同电路拓扑 结构相关联的记录。
[0024] 在该系统中，所述波形获取模块考虑所述不同电路拓扑结构，通过执行包括以下 操作，获取具有所述输入转换特性的所述不同输入波形：从所述至少一个芯片中收集波形， 所述至少一个芯片包括代表驱动所述单元的所述前级驱动器的所述不同电路拓扑结构的 所述电路拓扑结构；根据所述输入转换特性，对来自所述至少一个芯片的所述波形分组； 以及根据第一特性，对具有所述输入转换特性的波形组分类；以及从具有所述输入转换特 性的波形组中选择具有代表性第一特性的波形，并且在第一特性范围内选择具有第一特性 的其他波形，以作为具有所述不同第一特性的所述输入波形，所述第一特性范围包括所述 代表性第一特性并且包含在所述至少一个芯片中至少出现50%的第一特性。
[0025] 在该系统中，所述波形获取模块考虑所述不同电路拓扑结构，通过执行包括以下 操作，获取具有所述输入转换特性的所述不同输入波形：接收驱动配置在所述不同电路拓 扑结构中的所述单元的所述前级驱动器的不同网表；以及使用驱动所述单元的所述前级驱 动器的所述不同网表，构建所述不同输入波形。
[0026] 在该系统中，所述单元特征化模块使用所述不同输入波形来特征化所述单元，以 通过创建独立于库中的所述记录之一而使用的所述另一记录以在所述库中创建与所述输 入转换特性相关联的记录以用于每个所述不同输入波形；以及所述程序指令还将所述至少 一个处理器配置为：时序分析工具，被配置为对网表执行时序分析，使得传播到所述单元的 具有所述输入转换特性的输入波形与所述不同输入波形相匹配，以在所述库中识别所述记 录之一，以用于生成所述单元的输出响应。
[0027] 在该系统中，所述单元特征化模块使用所述不同输入波形来特征化所述单元，以 通过在所述库中创建独立于所述记录中的第二记录使用的所述记录中的至少一个第一记 录，在库中创建与所述输入转换特性相关联的记录，以用于所述不同输入波形的至少一个 输入波形，并且在所述库中创建依赖于所述至少一个第一记录使用的所述记录中的所述第 二记录，以用于所述不同输入波形的所述其他输入波形；以及所述程序指令还将所述至少 一个处理器配置为：时序分析工具，被配置为对网表执行时序分析，使得传播到所述单元的 具有所述输入转换特性的输入波形被投影至具有变化电路拓扑结构的输入波形的空间，以 基于所述至少一个第二记录，确定使用所述至少一个第一记录生成的输出响应的校正量。
【附图说明】
[0028] 在以下附图和说明书中阐述本发明的一个或多个实施例的具体细节。本发明的其 他特征和优点通过说明书、附图和权利要求变得明显。
[0029] 图1是根据一些实施例的IC芯片的单元设计流程和芯片设计流程的流程图。
[0030] 图2是根据一些实施例用于创建时序库并且使用时序库执行时序分析的软件系 统的功能框图。
[0031] 图3是根据一些实施例使用考虑不同电路拓扑结构生成的输入波形以生成相同 输入转换特性来特征化用于延迟计算的单元的方法的流程图。
[0032] 图4是根据一些实施例的实现图3的操作302的方法的流程图。
[0033] 图5包括根据一些实施例的驱动配置在不同电路拓扑结构中的单元的前级驱动 器的不同网表的示意性电路图。
[0034] 图6包括根据一些实施例具有相同输入转换特性并且分别使用驱动单元的前级 驱动器的不同网表构建的不同输入波形的示意性波形图。
[0035] 图7是根据一些实施例实现图3的操作302的另一种方法的流程图。
[0036] 图8是示出根据一些实施例在芯片中的示例性时序路径处执行的波形收集的示 意图。
[0037] 图9示意性地示出根据一些实施例通过图7的操作获得的波形的波形图。
[0038] 图10是根据一些实施例的实现图3中的操作302的另一种方法的流程图。
[0039] 图11是用于示出尾部比率的示例性输入波形的示意性波形图。
[0040] 图12是根据一些实施例的到达芯片的单元的输入波形的尾部比率分布的示意性 概率密度函数。
[0041] 图13是根据一些实施例用于推导线性Y-MOS方程的电路的示意性电路图。
[0042] 图14是根据一些实施例实现图3的操作304的方法，以及用于在对物理网表进行 时序分析期间执行波形传播的相应方法的流程图。
[0043] 图15是根据一些实施例的单元的时序库的示意图。
[0044] 图16是根据一些实施例实现图3的操作304的另一种方法，以及用于在对物理网 表执行时序分析期间执行波形传播的相应方法的流程图。
[0045] 图17是根据一些实施例的单元的时序库的示意图。
[0046] 图18是根据一些实施例的对应于不同电路拓扑结构的输入波形的空间的示意 图。
[0047] 图19是根据一些实施例没有灵敏度校正、具有高电阻灵敏度校正和进一步具有 高扇出灵敏度校正的输出响应的示意性波形图。
[0048] 图20是根据一些实施例的单元的另一个时序库的示意图。
[0049] 图21是根据一些实施例对应于不同电路拓扑结构的输入波形的空间的示意图。
[0050] 图22是根据一些实施例使用考虑不同电路拓扑结构生成的输入波形以生成相同 输入转换特性来特征化用于延迟计算的单元的另一种方法的流程图。
[0051] 图23是根据一些实施例实现图22的操作2202的方法的流程图。
[0052] 图24是根据一些实例实现图22的操作2202的另一种方法的流程图。
[0053] 图25是根据一些实施例用于在对物理网表执行时序分析期间执行波形传播的方 法的流程图。
[0054] 图26是根据一些实施例用于实现参考图2所描述的软件系统实施例和参考图3 至图25所描述的方法实施例的硬件系统的框图。
[0055] 各个附图中的类似参考符号指示类似元件。
【具体实施方式】
[0056] 现在使用特定语言描述附图所示的本发明的实施例或实例。然而，应该理解，不是 为了限制本发明的范围。可以预期，在所描述的实施例中的任何更改和修改、以及在本文档 中所描述的原理的任何进一步应用对于本领域的普通技术人员来说通常会发生。在所有实 施例中可以重复参考数字，但是即使它们共享相同参考数字，也不必要求一个实施例的特 征应用于另一个实施例。
[0057] -些实施例具有以下特征和/或优点中的一个或结合。在一些实施例中，考虑驱 动单元的前级驱动器的不同电路拓扑结构以得到相同输入转换特性，根据输入转换特性来 特征化该单元。在一些实施例中，通过考虑不同电路拓扑结构进一步执行波形匹配，使用利 用输入波形所特征化的模型生成单元的输出响应更类似（resemble)于失真的传播输入波 形，并且输出响应更准确。在一些实施例中，通过考虑不同电路拓扑结构进一步应用灵敏度 校正，单元的输出响应根据所传播输入波形中的失真的作用被校正并且更准确。在一些实 施例中，通过采用考虑不同电