桥接电路的制作方法
【专利说明】桥接电路
[0001]本申请为申请日为2009年12月4日、申请号为200910253175.2的发明名称为“时钟产生器以及通用串行总线模块”的申请案的分案申请。
技术领域
[0002]本发明有关于一种桥接电路，且特别有关于一种提供快捷外围元件互连(Peripheral Component Interconnect Express，PCIe)规格与通用串行总线(UniversalSerial Bus, USB)规格之间的数据转换的桥接电路。
【背景技术】
[0003]通用串行总线(Universal Serial Bus, USB)为连接外部设备的一种串行总线标准，其可支持热插拔(Hot plug)和即插即用(Plug and Play)等功能。
[0004]现今，USB 2.0规格可提供低速、全速以及高速传输，其可分别支持最大1.5Mbps、12Mbps及480Mbps的数据量。然而，随着复杂功能的增加，电子产品需要更高速的USB传输速率，以便能更快速地从外部设备存取数据并执行相关的操作程序。
[0005]因此，USB实施论坛(USB Implementers Forum)制订了 USB 3.0的规格，其可同时提供超高速(SuperSpeed)以及非超高速(即USB 2.0)的信息交换，其中超高速传输可支持最大5G bps的数据量。
【发明内容】
[0006]本发明提供一种桥接电路，用于提供一快捷外围元件互连规格与一通用串行总线规格之间的数据转换。上述桥接电路包括:一时钟产生器，一快捷外围元件互连模块以及一通用串行总线模块。上述时钟产生器包括:石英振荡器，具有第一端以及第二端；反相器，并联于上述石英振荡器，用以于上述石英振荡器的上述第一端以及上述第二端分别产生第一信号以及第二信号；第一电路，耦接于上述石英振荡器的上述第一端，用以根据上述第一信号产生具有固定频率的第一时钟信号；以及第二电路，耦接于上述石英振荡器的上述第二端，用以根据上述第二信号产生具有可变频率的第二时钟信号。上述快捷外围元件互连模块耦接于上述时钟产生器。上述通用串行总线模块，耦接于上述快捷外围元件互连模块，根据上述第一时钟信号以及上述第二时钟信号执行符合上述通用串行总线规格的数据交换。
【附图说明】
[0007]图1是显示根据本发明一实施例所述的桥接芯片，其包括快捷外围元件互连模块以及通用串行总线模块；以及
[0008]图2是显示根据本发明一实施例所述的通用串行总线模块。
[0009][主要元件标号说明]
[0010]100?主机板；110?USB模块；
[0011]120?PCIe模块；130?桥接芯片；
[0012]140?时钟产生器；150?扩频时钟产生器；
[0013]20?时钟产生器；200?通用串行总线模块；
[0014]210?石英振荡器；220?反相器；
[0015]230?锁相回路电路；240?扩频时钟产生器；
[0016]250?通用串行总线3.0控制器； 260?通用串行总线2.0控制器
[0017]270?连接器；
[0018]CLK1、CLK2、PECLK+, PECLK-?时钟信号；
[0019]D+/D-、SSTX+/SSTX-、SSRX+/SSRX-?差动对信号；以及
[0020]XTALl、XTAL2 ?信号。
【具体实施方式】
[0021]为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下:
[0022]实施例:
[0023]对支持通用串行总线(USB) 3.0的主机(Host)或装置(Device)而言，由于可提供最大5G bps的数据量，因此需要使用扩频技术(Spread Spectrum)将超高速(SuperSpeed)信号的频率散开。通过分散特定频率的能量，超高速信号将会具有较低的能量分布或是较低的频率范围，因此可降低USB 3.0的主机或装置的电磁干扰(ElectromagneticInterference, EMI)。
[0024]于同步数字系统中，时钟信号用以驱动此系统，该时钟信号通常是主要的EMI来源之一。因其本身的周期特性，时钟信号无可避免地具有窄频谱。事实上，完美的时钟信号会令其所有能量集中至单一频率及其谐波频率，因此会辐射具有无限频谱密度的能量。实际的同步数字系统会辐射电磁能量于扩展在该时钟频率及其谐波频率上的多个窄频带，而产生一谱频。该频谱的某些频率可能会超出电磁干扰的规范限制，例如美国联邦通讯委员会(FCC)、日本JEITA及欧洲IEC所制定的规范限制。
[0025]扩频时钟产生器(SSCG)多用以设计同步数字系统，特别是包含有微处理器者，以降低该等系统所产生的EMI的频谱密度。扩频时钟产生器是宽带(wide-band)频率调制(FM)的一特例，能够有效降低时钟信号的基础谐波及高阶谐波，例如降低时钟信号的峰值辐射能量，而有效降低EMI发射。因此，扩频时钟产生器对系统的电磁发射进行塑形，以符合电磁兼容规范。
[0026]图1是显示根据本发明一实施例所述的桥接芯片130，其中桥接芯片130包括快捷外围元件互连(Peripheral Component Interconnect Express，PCIe)模块 120 以及 USB模块110。在图1中，桥接芯片130是设置于主机板100上，其中桥接芯片130可提供PCIe规格对USB规格的数据转换。在主机板100中，时钟产生器140会提供时钟信号PECLK+以及时钟信号PECLK-至桥接芯片130中以供PCIe模块120使用，其中时钟产生器140所产生的时钟信号PECLK+以及时钟信号PECLK-是作为PCIe模块120的参考时钟。一般而言，时钟信号PECLK+与时钟信号PECLK-的频率为100M赫兹。此外，在PCIe的规格中，扩频时钟为非必须的(opt1nal)。因此，当主机板100有内建扩频时钟产生器150时，时钟信号PECLK+与时钟信号PECLK-则为扩频时钟信号，且PCIe模块120的参考时钟亦为扩频时钟信号。反之，若主机板100无设置扩频时钟产生器150时，PCIe模块120的参考时钟则无扩频成分在内。由于主机板100不一定会提供扩频时钟信号至桥接芯片130，因此桥接芯片130内的通用串行总线模块110需具有扩频时钟产生器，以便提供具有扩频成分的参考时钟来接收以及传送超高速信号。
[0027]图2是显示根据本发明一实施例所述的通用串行总线模块200。通用串行总线模块200包括时钟产生器20、通用串行总线3.0控制器250、通用串行总线2.0控制器260以及连接器270，其中时钟产生器20包括石英振荡器(crystal oscillator) 210、反相器220、锁相回路(Phase Locked Loop