Fpga块具有混合协议引擎的测试器的制造方法
【技术领域】
[0001]本公开一般涉及电子器件测试系统的领域，并且更具体地涉及用于测试被测器件(DUT)的电子器件测试设备的领域。
【背景技术】
[0002]自动测试设备(ATE)可以是对半导体器件或电子组装件执行测试的任意测试组装件。ATE组装件可用于实施快速执行测量并且生成随后能够被分析的测试结果的自动化测试。ATE组装件可以是从耦合至仪表的计算机系统到复杂的自动化测试组装件中的任何组装件，复杂的自动化测试组装件可能包括定制的专用计算机控制系统和许多能够自动测试电子部件和/或半导体晶片(比如，片上系统(SOC)测试或集成电路测试)的不同测试仪器。ATE系统既减少了花在测试器件上以确保器件按设计发挥功能的时间量，也作为诊断工具在给定器件到达消费者前确定给定器件内故障组件的存在。
[0003]图1是用于测试某些典型DUT (例如，诸如DRAM之类的半导体存储器件)的传统自动化测试设备主体100的示意性框图。ATE包括具有硬件总线适配器插座110A-110N的ATE主体。针对特定通信协议的硬件总线适配卡110A-110N连接至在ATE主体上所提供的硬件总线适配器插座，并且经由针对相应协议的电缆与DUT进行接口连接。ATE主体100还包括具有相关联存储器108的测试器处理器101，该测试器处理器控制构建于ATE主体100内的硬件组件并产生通过硬件总线适配卡与被测试的DUT通信所需的命令和数据。测试器处理器101经由系统总线130与硬件总线适配卡进行通信。测试器处理器可被编程为包括某些功能块，这些功能块包括算法模式生成器102和比较器106。可替代地，算法模式生成器102和比较器106可以是被安装在插入到ATE主体100内的扩充卡或适配卡上的硬件组件。
[0004]ATE主体100测试DUT 112A-112N的电功能，DUT 112A-112N通过插入到ATE主体100的硬件总线适配器插座内的硬件总线适配器连接到ATE主体100。因此，测试器处理器101被编程为将运行使用对硬件总线适配器而言唯一的协议向DUT传输需要运行的测试程序。同时，其它构建于ATE主体100内的硬件组件根据测试器处理器101内运行的测试程序相互以及与DUT传输信号。
[0005]测试器处理器101所运行的测试程序可以包括功能测试，该功能测试包括将由算法模式生成器102产生的输入信号写入DUT、W DUT读取被写入的信号、和使用比较器106比较输出和预期模式。如果输出与输入失配，那么测试器处理器101将该DUT识别为有缺陷的。例如，如果DUT是诸如DRAM之类的存储器件，那么测试程序将利用写入操作将算法模式生成器102所生成的数据写入DUT，利用读取操作从DRAM读取数据并利用比较器106比较预期的位模式和读取的模式。
[0006]在传统系统中，测试器处理器101具有功能逻辑块以生成用于测试DUT的命令和测试模式，比如，算法模式生成器102和比较器106，这些功能逻辑块被直接以软件形式编程在处理器。然而，在一些实例中，某些功能块(如比较器106)可在现场可编程门阵列(FPGA)上被实施，现场可编程门阵列(FPGA)是可根据用户需求编程逻辑电路的专用集成电路型半导体器件。
[0007]传统系统中所使用的FPGA依赖于测试器处理器101来向FPGA传送命令和测试模式，FPGA又将这些命令和测试模式中继至DUT。因为测试器处理器负责生成命令和测试模式，在给定ATE主体内可进行测试的DUT的数量受测试器处理器的处理能力限制。在测试器处理器生成所有的命令和测试模式的情况下，对把测试器处理器连接至各种硬件组件(包括任何FPGA器件和硬件总线适配器插座)的系统总线130的带宽限制对可同时进行测试的DUT的数量设置了上限。
[0008]此外，在传统系统中，用于与DUT通信的通信协议是固定的，因为插入到ATE主体100内的硬件总线适配卡是被设计为仅以一个协议通信并且不能被重编程为以不同协议通信的单一用途器件。例如，被配置为测试PCIe器件的ATE主体将具有插入到主体内的只支持PCIe协议的硬件总线适配卡。为了测试支持不同协议的DUT，用户通常需要用支持其他协议的总线适配卡替换PCIe硬件总线适配卡。除非PCIe硬件总线适配卡在物理上被支持其他协议的总线适配卡替代，否则这样的系统就只能测试支持PCIe协议的DUT。因此，在测试台上，当运行与现有的适配卡支持的协议不同的协议的DUT需要被测试时，关键的时间被消耗在更换硬件总线适配卡上。
【发明内容】
[0009]因此，存在对能够解决上述系统的问题的测试器架构的需求。所需要的是够能把命令和测试模式生成功能转移到FPGA上从而测试器处理器上的处理负载和系统总线的带宽需求可被保持在最低限度的测试架构。那么这就允许同时测试比在先配置中多的DUT，在在先配置中，测试器处理器承担全部的处理负载，并且系统总线为连接至ATE主体的所有DUT传递测试数据和命令。
[0010]此外，所需要的是能够把通信协议引擎编程在FPGA器件上从而被用于与DUT通信的协议能重新配置的测试架构。这就会消除对单一用途的硬件总线适配卡的需求，因为协议引擎将驻留在FPGA器件上的可编程逻辑块内，而不是在总线适配卡上的硬件中。
[0011]利用上述系统的有益方面，摒弃它们各自的限制，本发明的实施例提供了解决这些问题的新颖的解决方案。
[0012]在一个实施例中，提供了一种用于测试多个DUT的测试器系统，该系统包括用于控制测试程序的系统控制器，其中该系统控制器被耦合至总线。该测试器系统还包括多个也被耦合至总线的模块，其中每个模块可操作来测试多个DUT。每个模块包括耦合至总线的测试器处理器和通信地耦合至测试器处理器的多个可配置块。每个可配置块可操作来与相关联的DUT进行通信，并且还可操作来被编程有用于向相关联的被测器件传输测试数据和从相关联的被测器件传输测试数据的通信协议。
[0013]在另一实施例中，提供了一种ATE装置，该装置包括通信地耦合至测试器处理器的系统控制器，其中该系统控制器能操作来来向测试器处理器传送用于执行自动测试的指令。该装置还包括耦合至测试器处理器的多个FPGA组件，其中所述多个FPGA组件中的每个被编程为包括用于实施多个通信协议中的一个的至少一个可重新配置电路。该装置还包括用于与DUT通信的至少一个通信端口，其中，能操作来根据来自使用多个通信协议中的一个的系统控制器的指令，多个FPGA组件可操作来向多个DUT写入测试数据并且能操作来来从多个DUT读取测试数据。
[0014]在一个实施例中，提供了一种使用ATE进行测试的方法，其中该方法包括从系统控制器向测试器处理器传送用于执行自动测试的指令。该方法还包括在至少一个可重新配置电路处编程以在耦合至测试器处理器的多个FPGA中的每个FPGA上实施多个通信协议中的一个。此外，该方法包括将测试数据从使用多个通信协议中的一个的多个EPGA组件中写入多个DUT，并且随后将测试数据从多个DUT读取至使用多个通信协议中的一个的多个FPGA，其中写入和读取都是根据系统控制器的指令进行的。
[0015]在本发明的一个方面，通信协议是可重新配置的，并且被直接编程在FPGA上以消除对硬件总线适配卡的需求。虽然测试器处理器以与其最初被编程有的协议相同的协议(例如，PCIe)来与系统总线上的EPGA进行通信，但是FPGA可被配置以DUT所支持的任意协议来与DUT进行通信。因此，ATE主体能够轻易地被配置为测试许多种DUT。在一个实施例中，新的协议可以通过简单的软件下载被下载并直接安装在FPGA上，而不需任何种类的硬件交互。例如，在一天的部分时间内，ATE主体中的FPGA被配置有PCIe协议以测试PCIe器件，并且随后在该天的剩余时间被重新配置为通过软件下载来测试SATA器件。并且，如果新的协议被发布，那么FPGA可通过软件下载而轻易地被配置有该协议，而不是必须在物理上切换系统中的所有硬件总线适配卡。最后，如果需要实施没有现成适配卡的非标准协议，尽管如此FPGA可被配置为实施这样的协议。
[0016]在另一实施例中，FPGA可被配置为运行不止一个通信协议，其中，这些协议也可以通过软件被下载和配置。这就使得测试器硬件能同时测试支持不同协议的DUT。例如，如果FPGA被配置为既运行PCIe协议也运行SATA协议，则它可被连接以测试既支持PCIe也支持SATA协议的DUT。或者，它可被连接以测试两个不同的DUT，其中一个DUT支持PCIe协议而另一 DUT支持SATA协议。
[0017]以下示例实施方式和附图一起会对本发明的本质和优势提供更好的理解。
【附图说明】
[0018]通过示例而非限制的方式描述了本发明的实施例，在附图的各图中相似的参考数字指代类似的元件。
[0019]图1是用于测试典型被测器件(DUT)的传统自动化测试设备主体的示意性框图；
[0020]图2是根据本发明的一个实施例的系统控制器、现场模块(site module)和DUT之间的互连的高层次示意性框图；
[0021]图3是根据本发明的实施例的现场模块和其与系统控制器和DUT的互连的详细示意性框图；
[0022]图4是根据本发明的实施例的图2的实例化FPGA测试器块的详细示意性框图；
[0023]图5是根据本发明的实施例的测试DUT的示例性方法的高层次流程图；
[0024]图6是图5的延伸部分并且是在本发明的一个实施例中以旁路模式(bypassmode)测试DUT的示例性方法的流程图；
[0025]图7是图5的延伸部分并且是在本发明的一个实施例中以硬件加速器模式生成器模式测试DUT的示例性方法的流程图；
[0026]图8是图5的延伸部分并且是在本发明的一个实施例中以硬件加速器存储器模式测试DUT的示例性方法的流程图；
[0027]图9是图5的延伸部分并且是在本发明的一个实施例中以硬件加速器分组生成器模式测试DUT的示例性方法的流程图；
[0028]图1OA是在本发明的一个实施例中根据图6的方法生成的示例性分组的框图表示;
[0029]图1OB是是在本发明的一个实施例中根据图7的方法生成的示例性分组的框图表示;
[0030]图1OC是在本发明的一个实施例中根据图8的方法生成的示例性分组的框图表示;
[0031]图1OD是在本发明的一个实施例中根据图9的方法生成