述的存储器访问电路，其中，所述两个访问单元被配置为响应于接收到对与先前访问请求所请求访问的存储器单元不同的存储器单元的访问请求，向先前访问的所述存储器单元传送刷新和睡眠信号，并且向选择所述不同存储器单元的所述存储器传送选择信号。7.如任一前述权利要求所述的存储器访问电路，其中，所述两个访问单元各自包括并列布置的准备队列和访问队列，与所述接收到的访问请求相对应的请求被存储在所述准备队列和所述访问队列两者中，从所述准备队列传送的请求触发对所述请求的存储器线的激活，并且从所述访问队列传送的请求触发对所述请求的所述存储器线的访问。8.如权利要求7所述的存储器访问电路，包括与所述两个访问单元相关联的接口控制电路，所述接口控制电路从所述两个访问单元中的一个访问单元选择要传送到所述存储器的访问请求，所述接口控制电路被配置为优先从处于所述活动状态的所述访问单元中选择有效访问请求、然后从处于所述活动状态的所述访问单元中选择有效激活请求、以及然后从处于所述准备状态的所述访问单元中选择有效激活请求。9.如权利要求8所述的存储器访问电路，其中，所述追踪电路被配置为基于所追踪的、被发送到所述存储器单元的先前请求和所述存储器单元的性质，将在所述准备队列和所述访问队列前面的待处理请求设置为有效或无效。10.如权利要求7到9中的任一项所述的存储器访问电路，其中，所述两个访问单元被配置为在所述请求中的一个请求从所述访问队列发出时，向所述控制电路传送发出信号，所述控制电路基于所述发出信号确定所述两个访问单元接收所述请求的能力。11.如权利要求10所述的存储器访问电路，所述控制电路包括两个信用计数器，所述两个信用计数器各自被配置为对所述两个访问单元中的相应的一个访问单元中的所述访问队列的大小进行计数，存储于所述两个信用计数器中的每个信用计数器的值指示相应访问队列的可用性，所述信用计数器值响应于被发送到所述相应访问队列的访问请求的数目和从所述相应访问单元接收的所述发出信号的数目而改变。12.如权利要求11所述的存储器访问电路，其中，所述仲裁电路被配置为响应于检测到所述信用计数器值指示空访问队列，而选择对所述又一存储器单元的、具有高优先级的所述待处理访问请求中的一个待处理访问请求并且向具有所述空访问队列的所述访问单元传送所述待处理访问请求。13.如任一前述权利要求所述的存储器访问电路，其中，用于将待处理访问请求存储在所述两个访问单元内的队列的大小是基于执行所述激活请求所需要的时间和执行所述访问请求所需要的时间而调整的。14.如任一前述权利要求所述的存储器访问电路，其中，所述仲裁电路被配置为基于以下各项来选择对所述又一存储器单元的所述访问请求中的一个访问请求:对所述又一存储器单元的待处理请求的优先级、和所述两个访问单元中的一个访问单元已经访问所述一个存储器单元或所述另一存储器单元的周期的数目，以使得所述两个访问单元各自访问相应的所述一个存储器单元或所述另一存储器单元达至少预定数目的周期并且长于所述预定数目的周期，其中所述待处理请求具有低优先级。15.如权利要求14所述的存储器访问电路，还包括用于存储所述预定数目的寄存器，所述预定数目是由程序员设置的。16.如任一前述权利要求所述的存储器访问电路，所述两个访问单元被配置为基于从所述仲裁电路发送的信号将访问请求作为访问和关闭线请求或者访问和使线保持打开请求发出，所述仲裁电路基于检测到的访问的模式选择请求的类型。17.如权利要求16所述的存储器访问电路，所述两个访问单元被配置为响应于接收到对与先前访问请求所请求访问的存储器单元不同的存储器单元的访问请求，完成所述先前访问请求并且发送信号以关闭先前访问的所述存储器单元中的所有线。18.如任一前述权利要求所述的存储器访问电路，其中，所述存储器包括DRAM存储器并且所述多个存储器单元包括DRAM列。19.一种DRAM存储器，包括形成多个存储器单元的DRAM列和如任一前述权利要求所述的存储器访问电路，所述DRAM被配置以使得在一个时刻所述DRAM列中的一个DRAM列处于活动状态并且对访问开放，并且在同一时刻所述DRAM列中的另外至少一个DRAM列处于准备状态从而选定线能够被激活，并且在所述同一时刻所述DRAM列中的其他DRAM列处于睡眠断电状态。20.—种用于控制对包括彼此并列布置的至少三个存储器单元的存储器的访问的方法，所述方法包括: 从系统接收多个存储器访问请求，以及选择存储器访问请求并将所述存储器访问请求转发到两个访问单元中的一个访问单元，对于访问一个存储器单元的多个存储器访问请求被选择并被转发到所述两个访问单元中的第一访问单元，对于访问另一存储器单元的多个存储器访问请求被选择并被转发到所述两个访问单元中的第二访问单元； 随后选择对于访问又一存储器单元的多个存储器访问请求并将所述对于访问又一存储器单元的多个存储器访问请求转发到所述第一访问单元或所述第二访问单元中的一个访问单元； 在所述两个访问单元处接收存储器访问请求， 响应于接收到的所述存储器访问请求，针对所述访问单元中的每个访问单元选择所述至少三个存储器单元中的一个存储器单元； 在将请求传送到相应存储器单元之前，在队列中存储所述请求； 追踪被发送到所述相应存储器单元的所述请求；以及 确定何时从所述队列传送后续请求；其中，在将所述请求传送到所述相应存储器单元之前: 设置所述两个访问单元中的每个访问单元的状态，所述状态是以下各项中的一项:活动、准备、和休眠，处于活动状态的所述访问单元能操作来向所述相应存储器单元传送访问请求和激活请求两者，所述激活请求为所述相应存储器单元中的所述访问做准备并且所述访问请求访问数据，处于准备状态的所述访问单元能够操作来传送所述激活请求而不能够操作来传送所述访问请求，处于休眠状态的所述访问单元既不能操作来传送所述访问请求也不能操作来传送所述激活请求；以及 周期性地切换所述两个访问单元的状态并且在同一时刻将所述访问单元中的不多于一个访问单元设置为所述活动状态。21.—种用于控制对包括彼此并列布置的多个存储器单元的存储器的访问的存储器访问装置，所述存储器访问装置包括: 两个访问装置，所述两个访问装置用于响应于接收到的存储器访问请求选择所述多个存储器单元中的一个存储器单元，并且控制和追踪对所选择的存储器单元的后续访问，所述多个存储器单元包括至少三个存储器单元； 仲裁装置，所述仲裁装置用于从系统接收所述存储器访问请求并且选择所述存储器访问请求并将所述存储器访问请求转发到所述两个访问装置中的一个访问装置，所述仲裁装置用于将对于访问一个存储器单元的多个存储器访问请求转发到所述两个访问装置中的第一访问装置，并且将对于访问另一存储器单元的多个存储器访问请求引导到所述两个访问装置中的第二访问装置，并且随后将对于访问又一存储器单元的多个存储器访问请求引导到所述第一访问装置或所述第二访问装置中的一个访问装置； 所述两个访问装置包括: 存储装置，所述存储装置用于在将请求传送到相应存储器单元之前将所述请求存储在队列中；以及 追踪装置，所述追踪装置用于追踪被发送到所述相应存储器单元的所述请求并且确定何时从所述队列传送后续请求； 其中，所述控制电路装置用于设置所述两个访问装置中的每个访问装置的状态，所述状态是以下各项中的一项:活动、准备、和休眠，处于活动状态的所述访问装置用于向所述相应存储器单元传送访问请求和激活请求两者，所述激活请求为所述相应存储器单元中的所述访问做准备并且所述访问请求访问数据，处于准备状态的所述访问装置用于传送所述激活请求而不是传送所述访问请求，处于休眠状态的所述访问装置既不用于传送所述访问请求也不用于传送所述激活请求，所述控制装置用于周期性地切换所述两个访问装置的状态并且在同一时刻将所述访问装置中的不多于一个访问装置设置为所述活动状态。
【专利摘要】用于控制对包括彼此并列布置的多个存储器单元的存储器的访问的存储器访问电路。该存储器访问电路包括：两个访问单元，各自被配置为响应于接收到的存储器访问请求选择多个存储器单元中的一个存储器单元，并且控制和追踪对所选择的存储器单元的后续访问，多个存储器单元包括至少三个存储器单元；仲裁电路，被配置为从系统接收存储器访问请求并且选择存储器访问请求并将存储器访问请求转发到两个访问单元中的一个访问单元，仲裁电路被配置为将对于访问一个存储器单元的多个存储器访问请求转发到两个访问单元中的第一访问单元，并且将对于访问另一存储器单元的多个存储器访问请求引导到两个访问单元中的第二访问单元，并且随后将对于访问又一存储器单元的多个存储器访问请求引导到第一访问单元或第二访问单元中的一个访问单元。两个访问单元包括：存储电路，该存储电路在将请求传送到相应存储器单元之前将请求存储在队列中；以及追踪电路，该追踪电路追踪被发送到相应存储器单元的请求并且确定何时从队列传送后续请求。控制电路被配置为设置两个访问单元中的每个访问单元的状态，状态是以下各项中的一项：活动、准备、和休眠，处于活动状态的访问单元能操作来向相应存储器单元传送访问请求和激活请求两者，激活请求为相应存储器单元中的访问做准备并且访问请求访问数据，处于准备状态的访问单元能够操作来传送激活请求而不能够操作来传送访问请求，处于休眠状态的访问单元既不能操作来传送访问请求也不能操作来传送激活请求，控制电路被配置为周期性地切换两个访问单元的状态并且在同一时刻将访问单元中的不多于一个访问单元设置为活动状态。
【IPC分类】G06F13/16
【公开号】CN105144128
【申请号】CN201480021912
【发明人】迈克尔·安德鲁·坎贝尔
【申请人】Arm 有限公司
【公开日】2015年12月9日
【申请日】2014年4月8日
【公告号】US20140317360, WO2014174246A1