一种可变长度雷达脉冲数据缓存方法
【技术领域】
[0001] 本发明数据信号处理技术领域，具体是指应用于基带可变长度雷达脉冲数据的缓 存。
【背景技术】
[0002] 数据缓存是信号处理领域的一种基本操作，在对大量实时数据进行存储或运算 时，通常要先进行缓存，从而确保数据的正确处理。
[0003] 在雷达及其模拟回波信号的实时存储中，传统方法是用固定长度的兵鸟缓存区域 对数据进行兵鸟缓冲存储，然后将缓存的数据传输至大容量存储设备中。缓存兵鸟操作是 将数据流等时分配到两个大小相同的数据缓冲存储区：第一个缓存周期将输入数据存储到 缓冲存储区A。第二个缓冲周期将数据输入到缓冲存储区B，同时将缓冲存储区A中的缓存 数据传输至大容量数据存储单元。第=个周期将再将输入数据存储到缓冲存储区A，同时将 上一个周期存储在缓冲存储区B的数据送入到下一个数据处理单元，如此循环。如图1所 /J、- 〇
[0004] 运种传统的雷达及其模拟回波信号的兵鸟缓存方法只设及数据的写入和读取，没 有缓存清零的操作，在雷达信号脉冲重复周期固定时能有效的实现数据缓存功能。但是，当 雷达脉冲信号的脉冲重复周期长度不固定时，导致存储一组脉冲数据的时间不固定，导致 传统的兵鸟缓存方法就不能满足准确存储数据的要求。通常会出现两种错误：当正在写入 的兵鸟缓冲存储区A中的数据长度小于从兵鸟缓冲存储区B中读出的数据长度时，在没有 缓冲区B中的数据没有读完的情况下，兵鸟缓存的读写开关将进行切换，运样就造成了数 据丢失；当上一组存储在存储区A中的数据长度大于下一组存储在存储区A中的数据长度 时，传输到大容量存储器中的数据可能因为两次数据的叠加从而造成数据存储错误。因此， 如何能在实现变长雷达回波数据存储的同时保证数据的正确存储显得尤为重要。
【发明内容】
[0005] 本发明所要解决的技术问题是针对背景缓存技术的不足之处提供一种既能实现 雷达脉冲信号的脉冲重复周期长度不固定时的数据缓存，还能够保证数据完整。
[0006] 本发明一种基于FPGA的可变长度雷达脉冲数据缓存方法，该方法通过提高数据 缓存的读取速度，导致数据写入和读取存在时间差，从而可W避免该时间差范围内的一个 数据缓存的读写冲突，从而实现发明目的。因而本发明一种基于FPGA的可变长度雷达脉冲 数据缓存方法，该方法包括：
[0007] 步骤1 :接收雷达数据，检测该数据的脉冲情况，当检测到脉冲后，立即向缓存1写 入该雷达数据；
[000引步骤2 :当检测到雷达数据再次出现脉冲后，立即停止向缓存1写入数据，转向对 缓存2写入收到的雷达数据，同时将缓存1中的数据进行读出，转存入大存储设备，缓存1 中的数据的读出速度高于写入速度的；
[0009] 步骤3:再次检测到雷达数据出现脉冲后，立即停止缓存2的数据写入，转向对缓 存1写入数据，同时读出缓存2的数据，转存入大存储设备，缓存2的数据读出速度高于写 入速度；
[0010] 步骤4 :采用上述方法对雷达接收数据进行存储。
[0011] 进一步的在对缓存写入数据时，首先将收到的第1个单元数据写入缓存的第1个 存储地址，在将0写入缓存的第n+1个存储地址，在将第2个单元数据写入缓存的第2个存 储地址，再将0写入缓存的第n巧个存储地址，按照上述方法依次写入该组雷达数据的全部 单元数据，其中n为读取数据位宽与写入数据的位宽之比，且为整数。
[0012] 本发明的有益效果是：
[0013] 写入缓存通过采用寄存写入结束地址，在数据读取时根据运个地址计算出缓存结 束地址，读缓存控制器在结束地址时结束读取工作。运保证了数据读取时没有因写入长度 变化而导致的前次遗留数据的干扰。
[0014] 写入缓存采用双倍输入数据时钟实现清零操作和数据写入操作交替进行，可W清 零后n个地址数据，消除了由于位宽增加而产生的遗留数据的干扰。
[0015] 通过改变读取时钟频率和增加读取位宽的方法提高了缓存数据读取速度，大大减 少了缓存数据读取时间。减少的读取时间用来满足雷达脉冲周期长度的减少量。根据雷达 变长脉冲信号的长度变化范围确定时钟增加的倍数m和位宽增加的倍数n，使本装置满足 变化要求。
[0016] 本方法没有整段时间的数据清零操作，避免了整段时间的数据清零造成的实时数 据流中雷达脉冲数据的丢失。
【附图说明】
[0017] 图1是传统兵鸟缓存方法示意图。
[0018] 图2是一种基于FPGA的可变长度雷达脉冲数据无损缓存方法结构示意图。
[0019] 图3是缓存区写入时序图。
[0020] 图4是缓存区与入和读取内存不意图。
[0021] 图5是雷达脉冲数据开始缓存示意图
[0022] 图6是雷达脉冲周期长度不变时缓存示意图。
[0023] 图7是雷达脉冲周期长度变长时缓存示意图。
[0024] 图8是雷达脉冲周期长度变长后下一次缓存示意图。
[00巧]图9是雷达脉冲周期长度变短时缓存示意图。
[0026] 图10是最后一个缓存周期缓存不意图。
[0027] 图3中叩ulse"表示雷达脉冲数据到来标志；"clock"表示系统输入时钟， "Double_clock"表示输入给缓存区的时钟，时钟频率是系统输入时钟的2倍，上升沿和系 统时钟相对齐；"I吨ut_data"表示输入数据流；"Write_data"表示写入缓存区中的数据； "Write_acMreSS"表示写入到缓存区中的数据"Write_data"对应的地址。
【具体实施方式】
[0028] 基于FPGA的可变长度雷达回波数据无损缓存方法用于模拟雷达发射脉冲信号的 环境中脉冲信号的周期不变、变长和变短的情况。步骤如下：
[0029] 步骤1、设置单口RAM缓存区A和B的大小，用W满足雷达脉冲周期最大的情况。 写入控制模块将输入数据接口接至缓存区A，读取控制模块将输出数据接口连接至缓存区 B。根据雷达性能确定参数m和n，使得雷达脉冲周期长度减小量f< ^^，:则读取时间 t-At> 之后等待脉冲检测信号的到来。其中1为雷达脉冲周期长度，A1时雷达脉 冲周期长度的变化量；t是在系统时钟Clock下读取雷达脉冲周期长度为1的数据需要的 时间；At是读取雷达脉冲周期长度所需时间的变化量。
[0030] 步骤2、当雷达脉冲检测信号到来时，缓存写入控制模块开始向缓存区A中写入数 据并实时记录数据的长度（写入地址）。缓存区B为空，读取模块不进行任何操作。如图5 所示。
[0031] 步骤3、当雷达脉冲检测信号再次到来时，输入数据存入缓存区B中，读控制模块 从缓存区A中读取前次缓存的数据。如图6所示。
[0032] 步骤4、当雷达脉冲检测信号到来时间拖后（雷达脉冲周期长度变长）时，缓存区 A中写入的数据长度变长，缓存区A写入的时间为上次写入的时间t和多出的部分的写入时 间At之和为t+At;缓存区B中的数据读取时间为t/(m+n)，小于写入时间。读取完成之 后等待下一个脉冲。如图7所示。当下一个相同雷达周期长度的脉冲到来的时候，数据读 写长度又保持一致。如图8所示。
[0033] 步骤5、当雷达脉冲检测信号到来提前（雷达脉冲周期长度变短）时。原缓存区的 读取时间为t/(m+n)。缓存区写入时间为t-At。由第一步的设置可确定，缓存区的写入 时间大于读取时间，缓存区读取结束后等待下一个脉冲周期的到来。如图9所示。
[0034] 步骤6、当最后一个雷达脉冲数据缓存结束后（假设为存储在缓存区A中），数据 读取模块从缓存区A中读取数据，同时数据写入模块不再进行写缓存操作。如图10所示。
【主权项】
1. 一种基于FPGA的可变长度雷达脉冲数据缓存方法，该方法包括： 步骤1 :接收雷达数据，检测该数据的脉冲情况，当检测到脉冲后，立即向缓存1写入该 雷达数据； 步骤2:当检测到雷达数据再次出现脉冲后，立即停止向缓存1写入数据，转向对缓存2 写入收到的雷达数据，同时将缓存1中的数据进行读出，转存入大存储设备，缓存1中的数 据的读出速度高于写入速度的； 步骤3 :再次检测到雷达数据出现脉冲后，立即停止缓存2的数据写入，转向对缓存1 写入数据，同时读出缓存2的数据，转存入大存储设备，缓存2的数据读出速度高于写入速 度； 步骤4 :采用上述方法对雷达接收数据进行存储。2. 如权利要求1所述的一种基于FPGA的可变长度雷达脉冲数据缓存方法，其特征在 于对缓存写入数据时，首先将收到的第1个单元数据写入缓存的第1个存储地址，在将〇写 入缓存的第n+1个存储地址，在将第2个单元数据写入缓存的第2个存储地址，再将O写入 缓存的第n+2个存储地址，按照上述方法依次写入该组雷达数据的全部单元数据，其中n为 读取数据位宽与写入数据的位宽之比，且为整数。
【专利摘要】该发明公开了一种可变长度雷达脉冲数据缓存方法，属于信号处理技术，特别涉及数据缓存技术。该方法使用的装置包括一个雷达脉冲检测模块，写数据控制模块，读数据控制模块，单口RAM缓存区和写地址寄存器。该方法写缓存的时钟是输入时钟的2倍，写数据与清零交替进行，并将数据末端的地址存储在写地址寄存器中作为读取模块结束地址的计算来源。读取的时钟为输入时钟的m倍，读取位宽为数据位宽的n倍。从而使读取的速度大大高于写入速度。由此来实现雷达脉冲周期变化后不用整块清零就能达到正确缓存的方法。
【IPC分类】G06F12/08
【公开号】CN105183664
【申请号】CN201510494682
【发明人】周云, 祖东辉, 卢霞霞, 周杨鹏, 汪学刚
【申请人】电子科技大学
【公开日】2015年12月23日
【申请日】2015年8月13日