设备的各类应用对于内存的访问需求，本发明实施例提供一种终端设备的内存访 问控制方法，所述内存至少包含两个访问通道，该方法中W第二平衡模式作为内存访问模 式对访问请求在各个访问通道上进行分配，不但实现的复杂度不高，而且能够明显提升整 体系统的运行性能，同时在功耗控制上也能够满足低功耗的需求，尤其适合要求同时兼顾 高性能和低功耗的移动终端设备。
[0041] 为了便于更好地理解本实施例提供的终端设备的内存访问控制方法，有必要先对 上述内存访问模式的适用对象，即具有双通道/多通道内存结构的终端设备进行介绍。
[0042] 本实施例中，所述终端设备具体为移动通信终端设备，例如手机、具有通信模块的 平板电脑等，在其他实施例中，所述终端设备也可W是掌上电脑、车载终端、台式电脑等。所 述内存W现今较为常用的双倍速率同步动态随机存储器值DRSDRAM，DoubleDateRate Sync虹onousDynamicRandomAccessMemoir),简称孤R内存为例进行说明，其他实施例 中，所述内存也可W为其他支持双通道或多通道内存技术的存储器。
[0043] 需要说明的是，在本实施例中W支持双通道内存访问技术的DDR为例说明，但本 发明实施例提供的终端设备的内存访问控制方法不仅仅局限于双通道，可W是多通道（即 包含两个W上的内存访问通道）。
[0044] 本发明实施例的双通道内存的结构如图3所示，孤R控制器A、孤RPHYAW及A0、 A1构成一个内存访问通道，孤R控制器B、孤RPHYBW及B0、B1构成另一个内存访问通 道，通过孤R控制器之上的一层即互连逻辑层（interconnectlogic)来分发来自于多个 Master(如图3所示的M0、Ml……Μη)的读写请求（即所述访问请求）。
[0045] 当然，在本实施例中，一个内存访问通道分别对应一个DDR控制器，在其他实施例 中，孤R控制器A和孤R控制器Β也可W开发合并为一个孤R控制器，即所有内存访问通道 都对应一个孤R控制器，但是该孤R控制器提供的功能是与合并之前所有孤R控制器提供 的功能一样的。此外，在其他实施例中，还可W把互连逻辑层实现的功能也合入到一个DDR 控制器里面去。因此，双通道内存的实现结构并不局限于本实施例所提供的示例。
[0046] 继续参阅图3,孤RPHYA和孤RPHYB是双通道孤R必须的，"孤RPHY"是处理 一些时序方面W及频率方面的部件，与DDR控制器相对应，一般有多少个DDR控制器就有多 少个DDRPHY，由于"DDRPHY"的含义和作用为本领域技术人员所公知，此处不再详细描述。
[0047] 此外，各个内存访问通道通常都具有片选（CS，化ipSelect)，用于选择外接的孤R 物理内存，通俗地讲，片选就是选择外面接的DDR片子，W作为将来的初始化对象。图3中 A0代表访问通道0的第一个CS，A1代表访问通道0的第二个CS;B0代表访问通道1的第 一个CS，B1代表访问通道1的第二个CS。在图3中，对于不同的CS，分别W不同的填充图 案W示区别，其中A0W空白填充表示，A1W小方格填充表示，B0W正斜线填充表示，B1W 反斜线填充表示。当然，在实际实施时，各个访问通道都还可W有更多的CS。
[0048] 下面结合图3所示双通道内存的结构分别对所述高性能模式、低功耗模式、第一 平衡模式和第二平衡模式送几种内存访问模式进行说明。
[0049] 高性能模式
[0050] 所述高性能模式适合超级电话或者平板电脑等对功耗不敏感的终端设备，也就是 说，此类设备由于电池容量较大，所w-般更关注的是运行性能，对于功耗则显得相对不太 敏感。在所述高性能模式下，通过在所述内存的整个存储空间实现访问请求的交错式访问， 从而能够在最大程度上实现各访问通道的并行访问，使系统运行性能得到提升。
[0051] 需要说明的是，所述交错式访问又可W称为交叉存取（interleaving)或者交互 式访问，是加快内存速度的一种并行操作的内存存取技术。在交叉存取方式中，内存是被分 在不同的块中，只要读写操作是要在两个块中进行的，它们就可W同时进行。举例来说，将 存储体的奇数地址和偶数地址部分分开，送样当前字节被刷新时，可W不影响下一个字节 的访问。由于所述交错式访问的含义和作用为本领域技术人员所知晓，此处不再详细描述。
[0052] 当一个访问请求来自于互连（Interconnect)上，由Interconnect上的逻辑分发 到如图3所示的两个访问通道。为了方便说明，假设图3中只有A0和B0接了外部DDR物 理内存，郝么就按照规定的交错式访问的大小（interleavedsize)分别访问A0和B0对应 的存储区域，通过进行并行访问W提高系统运行性能。
[0053]所述高性能模式的内存访问配置情况如图4所示，图4中的每一个相邻的格子表 示外接DDR物理内存连续的存储地址，每个格子的存储空间大小即为交错式访问的大小。 与图3中A0和B0送两个CS所表7K的填充图案相对应的是，对于空白填充格子表W的存储 空间的访问来源于A0,对于正斜线填充格子表示的存储空间的访问来自于B0。图4是软件 和硬件模块可W看到的地址空间视图，对软件和硬件模块来说是透明的，它们并不知道数 据来源于哪个访问通道。
[0054]在所述高性能模式下，交错式访问的大小通常是相等的，也就是说，图4中空白填 充格子的面积等于正斜线填充格子的面积。
[0055]在所述高性能模式下，所有存储空间都进行交错式访问，就性能来说一般是最高 的，但功耗较大，因为大部分的访问都分发到了两个访问通道上，使得两个访问通道都不能 进入省电模式，从而消耗过多的功耗。本领域技术人员知晓，所述省电模式一般可W由DDR 控制器提供，例如根据DDR控制器来选择关闭一些时钟和电源，W达到节省功耗的目的。
[0056] 需要说明的是，图4仅示出了A0接了外部DDR物理内存，B0接了外部DDR物理内 存的情况，对于A1也可W外接等价与A0外接孤R物理内存的情况，B1也可W外接等价与 B0外接DDR物理内存的情况。当然，本领域技术人员容易理解的是，如果每个访问通道都包 含更多的CS，郝么各个CS外接孤R物理内存的情况可W参考上述实现方式。
[0057] 低功耗模式
[0058]所述低功耗模式更适合郝些因电池容量有限或续航能力要求高而对功耗较为敏 感的移动终端设备。在所述低功耗模式下，所述内存的整个存储空间按存储地址范围划分 为与各个访问通道对应的第一子存储空间，在每个所述第一子存储空间实现访问请求的非 交错式访问。所述存储地址范围由各个访问通道对应的每个片选所外接物理内存的大小确 定。
[0059] 与所述高性能模式相比较，所述低功耗模式最大的特点是在整个存储空间实现最 小的交错式访问。所述低功耗模式的内存访问配置情况如图5所示，仍然假设只有A0和B0 接了外部孤R物理内存，郝么在低功耗模式下，整个存储空间包括两部分访问区域，其一是 A0外接DDR物理内存所对应的存储空间，送是根据A0外接DDR物理内存的存储地址范围所 确定的与访问通道0对应的一个所述第一子存储空间，即图5中W空白填充格子所表示的 区域，其二是BO外接孤R物理内存所对应的存储空间，送是根据BO外接孤R物理内存的存 储地址范围所确定的与访问通道1对应的另一个所述第一子存储空间，即图5中正斜线填 充格子所表示的区域。
[0060] 从图5可W看出，对于由A0和B0外接DDR物理内存的总和所构成的整个存储空间 来说，A0对应的第一子存储空间与B0对应的第一子存储空间之间实现的是双通道的交错 式访问，而在A0和B0各自对应的第一子存储空间内部，则均W非交错式访问的方式实现。
[0061] 本领域技术人员知晓，对于任意访问内存的读写请求，都会包含其要访问的存储 地址，对于内存控制器来说，程序要访问什么存储地址，就到该存储地址去找数据给程序。
[0062] 本申请文件中将访问请求要访问的存储地址称为目标访问地址。在所述低功耗模 式下，由于与各个访问通道对应的第一子存储空间的存储地址范围都是一大片连续的存储 地址，根据某个访问请求所包含的目标访问地址，判断其处于哪个的存储地址范围，便可W 确定该访问请求应当访问A0对应的第一子存储空间还是B0对应的第一子存储空间。
[0063] 举例来说，一般的CPU访问只会发出一小段连续的存储地址访问，而各访问通道 对应的第一子存储空间的存储地址范围一般是很大的，郝么CPU发出的小段地址通常要么 落在如图5所示的A0对应的区域，要么落在B0对应的区域，假设落在对应的A0区域，郝么 就只访问对应的A0区域，假设落在B0对应的区域，郝么就只访问B0对应的区域。
[0064] 在实际实施时，假设图5中的A0外接孤R物理内存的大小为1G，B0外接孤R物理 内存的大小为1G，且两者之间外接DDR物理内存的存储地址是连续的，郝么任何Mater读写 访问的0-1G存储地址都将落在A0对应的第一子存储空间，访问1G-2G的存储地址都将落 在B0对应的第一子存储空间。如此，在进行软件系统设计的时候，设计者可W根据需求将 对内存的访问安排分配到A0还是B0对应的第一子存储空间。
[0065] 需要说明的是，A0和B0各自外接DDR物理内存的大小也可W不相等，而且两者之 间外接孤R物理内存的存储地址也可W是非连续的，例如；A0外接孤R物理内存的大小为 1G，对应的存储地址范围为0-1G，而B0外接DDR物理内存的大小为2G，对应