数字电路设计方法及相关的系统的制作方法
【技术领域】
[0001]本发明涉及电路设计技术领域，特别涉及一种数字电路设计方法及相关的系统。
【背景技术】
[0002]传统的数字电路设计主要分为前段部分与后段部分，其中前段部分主要包含了寄存器传输级(Register Transfer Level,RTL)设计与功能模拟(funct1nal simulat1n)、以及逻辑合成(logic synthesis),而后段部分则包含了实体设计(physical design)、电路自动布局、以及电路布局后模拟(post layout simulat1n)等等。
[0003]—般来说,在逻辑合成之后到实体设计(physical design)完成之前可不需要做具时序延迟信息的功能模拟，且做此类模拟也有其困难，举例来说，在逻辑合成的设定中，电路中具有高负载个数的节点(high fan-out net),在逻辑合成所产生的时序信息(timing informat1n)中会被标示出一个巨大的延迟时间，因此使得逻辑合成所产生的电路程序档(netlist)无法搭配该时序信息来进行模拟。
[0004]上述的这些具有高负载个数的节点在后续的实体设计会进行另外的处理而使得其延迟时间不会太长，然而，若是要等到实体设计结束后才进行电路布局后模拟，由于此时间点通常已经接近投片生产(tape out)的时间，因此，若是在电路布局后模拟才发现问题，往往会对产品的时程表造成影响。
[0005]对于数字设计来说，若是在逻辑合成时所设定的限制条件(constraint)正确并且足够，并依此作正确的静态时序分析(static timing analysi)而通过验证,一般来说电路布局后模拟并不太会发生错误，然而，有时候由于工程师在输入限制条件时有错误发生，导致了在静态时序分析时没有发现错误，而是在作电路布局后模拟后才发觉，或是某些设计上的错误也可能躲过静态时序分析，而仅能在电路布局后模拟后才发现。然而，如上段所述，若要等到实体设计结束后才能发现这类错误通常显得过晚。
【发明内容】
[0006]因此，本发明的目的之一在于提供一种数字电路设计方法及相关的系统，其可以在进行实体设计之前便可以进行预先电路布局后模拟(pre-post-layout simulat1n),以提前发现电路设计上可能的错误，以解决现有技术中所述的问题。
[0007]依据本发明一实施例，一种数字电路设计方法包含有:在进行实体设计之前:根据一寄存器传输级设计与多个限制条件来进行逻辑合成以至少产生一电路程序档、一标准延迟格式档、以及一第一限制条件档；从该第一限制条件档中提取出电路中至少一特定节点的信息，以产生一第二限制条件档；至少根据该标准延迟格式档以及该第二限制条件档来产生一更新后标准延迟格式档，其中该更新后标准延迟格式档中该特定节点的延迟量比该标准延迟格式档中该特定节点的延迟量小；以及使用该电路程序档以及该更新后标准延迟格式档来进行一预先电路布局后模拟。
[0008]依据本发明另一实施例，公开了一种用来进行数字电路设计的系统，其经由电脑载入该系统以执行；该系统包括第一程序指令模块、第二程序指令模块、第三程序指令模块以及第四程序指令模块；在进行实体设计之前:该第一程序指令模块，根据一寄存器传输级设计与多个限制条件来进行逻辑合成以至少产生一电路程序档、一标准延迟格式档、以及一第一限制条件档；该第二程序指令模块，从该第一限制条件档中提取出电路中至少一特定节点的信息，以产生一第二限制条件档；该第三程序指令模块，至少根据该标准延迟格式档以及该第二限制条件档来产生一更新后标准延迟格式档，其中该更新后标准延迟格式档中该特定节点的延迟量比该标准延迟格式档中该特定节点的延迟量小；以及该第四程序指令模块，使用该电路程序档以及该更新后标准延迟格式档来进行一预先电路布局后模拟。
[0009]依据本发明另一实施例，一种数字电路设计方法包含有:在进行实体设计之前:根据一寄存器传输级设计与多个限制条件来进行逻辑合成以至少产生一电路程序档、一标准延迟格式档、以及一更新后标准延迟格式档，其中针对电路中至少一特定节点，该更新后标准延迟格式档中该特定节点的延迟量比该标准延迟格式档中该特定节点的延迟量小；以及使用该电路程序档以及该更新后标准延迟格式档来进行一预先电路布局后模拟。
[0010]依据本发明另一实施例，公开了一种用来进行数字电路设计的系统，其经由电脑载入该系统以执行:在进行实体设计之前:第一程序指令模块，根据一寄存器传输级设计与多个限制条件来进行逻辑合成以至少产生一电路程序档、一标准延迟格式档、以及一更新后标准延迟格式档，其中针对电路中至少一特定节点，该更新后标准延迟格式档中该特定节点的延迟量比该标准延迟格式档中该特定节点的延迟量小；以及第二程序指令模块，使用该电路程序档以及该更新后标准延迟格式档来进行一预先电路布局后模拟。
【附图说明】
[0011]图1为依据本发明一实施例的数字电路设计方法的流程图。
[0012]图2为依据本发明另一实施例的数字电路设计方法的流程图。
[0013]附图标记说明:
[0014]102 ?120、202 ?216 步骤
【具体实施方式】
[0015]请参考图1，图1为依据本发明一实施例的数字电路设计方法的流程图。在本实施例中，数字电路设计方法是由一用来进行数字电路设计的系统被一电脑/处理器载入之后，通过多个程序指令模块所执行，参考图1，数字电路设计方法的流程叙述如下。
[0016]首先，在步骤102中，根据一寄存器传输级(Register Transfer Level7RTL)设计与多个限制条件(constraint)来进行逻辑合成(logic synthesis)操作，以在步骤104、106、108中产生一电路程序档(netlist)、一标准延迟格式档(Standard Delay Format,SDF)、以及一第一限制条件档(constraint file)。上述的限制条件是由工程师所输入，且主要包含了哪个接脚是时脉输入点，且时脉的频率是多少….等等内容；电路程序档是一种描述电路的文件格式，其在逻辑上会符合寄存器传输级设计，且在时序上会符合工程师所输入的限制条件；标准延迟格式档主要是描述每个电路单元之间的延迟量，以及互联电路之间的延迟量…等等；第一限制条件档主要是描述了上述限制条件的内容，以及有关于电路中具有高负载个数的节点的信息。需注意的是，上述有关于限制条件、标准延迟格式档及第一限制条件档所描述的内容仅涉及本发明公开内容的部分，本领域技术人员应能了解这些文件亦可包含其他必需的信息。
[0017]接着，在步骤110中，从第一限制条件档中提取出电路中至少一特定节点的信息，在本实施例中，该特定节点为在逻辑合成中会产生巨大延迟量的点，例如电路中具有高负载个数的节点…等等。接着，在步骤112中，所提取出的特定节点的相关信息被储存为一第—限制条件档。
[0018]接着，在步骤114中，根据电路程序档、标准延迟格式档、第一限制条件档、以及第二限制条件档来进行静态时序分析，以分别在步骤116、118中产生静态时序分析报告116以及更新后标准延迟格式档。详细来说，在静态时序分析中，是根据电路程序档、标准延迟格式档(或是更新后标准延迟格式档)以及第一限制条件档来进行静态时序分析，以在步骤116中产生静态时序分析报告；以及至少根据标准延迟格式档以及第二限制条件档以在步骤118中产生更新后标准延迟格式档，其中更新后标准延迟格式档中该特定节点的延迟量比该标准延迟格式档中该特定节点的延迟量小。此外,在本实施例中，在静态时序分析中，是将该标准延迟格式档中该特定节点的延迟量设为零或是接近实体设计后该特定节点的延迟量，以产生更新后标准延迟格式档，举例来说，假设在步骤106所产生的标准延迟格式档中，针对一具有高负载个数的节点所描述的延迟量是100微秒(micro-second),则在更新后标准延迟格式档中，此具有高负载个数的节点所描述的延迟量是会被修改为O或是接近实体设计后(例如采用时脉树合成(clock tree synthesis)之后)的延迟量,例如2奈秒(nano-second)。
[0019]接着，在步骤120中，使用电路程序档以及更新后标准延迟格式档来进行一预先电路布局后模拟以产生一模拟结果，以供工程师判断在步骤102中所使用的多个限制条件是否有输入错误的情形发生。
[0020]需注意的是，上述步骤102?120均是在进行实