以上，基于本实施方式，能够实现LSII的低功耗化，并且能够良好地确保从副电路6输出到焊盘8a的信号的品质。
[0179]图23(A)、图23(B)是表示2次ESD保护电路的具体例的电路图。图23 (A)所示的2次ESD保护电路29具有:一端与输入端子IN连接、另一端与输出端子OUT连接的电阻元件R ；和连接在电阻元件R的另一端与接地之间的NMOS晶体管Tn。
[0180]输入端子IN与副电路6的输出连接，输出端子OUT与驱动器电路28连接。
[0181]此外，也可以如图23(B)那样构成2次ESD保护电路29。具体来说，也可以在电阻元件R的另一端与电源之间连接PMOS晶体管Tp。
[0182]此外，也可以如上述的各构成例那样构成本实施方式的副电路6、以及副电路6内的锁存电路11。
[0183]另外，在上述各实施方式中，LSIl也可以为例如SD卡和PC1-Express(商标)的电桥LSI。
[0184]此外，在上述各实施方式中，设备5也可以为SD卡以外。
[0185]工业实用性
[0186]本公开所涉及的半导体集成电路，虽然能够始终探测设备的连接的有无却能够实现低功耗化，因此尤其由于待机模式时的省电化，而在谋求等待时间的长期化的个人电脑或移动设备等的电子设备中有用。
[0187]符号说明
[0188]ILSI(半导体集成电路)
[0189]2第I焊盘
[0190]2a探测用焊盘
[0191]2b通信用焊盘
[0192]3第 110 单元
[0193]3a、7a 高耐压设备
[0194]3b、7b 低耐压设备
[0195]4主电路
[0196]5设备
[0197]6副电路
[0198]7第 210 单元
[0199]8第2焊盘
[0200]10 设备探测系统[0201 ] 11 锁存电路
[0202]12 输出电路
[0203]13状态探测电路
[0204]14存储电路
[0205]15第I设定电路
[0206]16第2设定电路
[0207]17滤波器电路
[0208]19ESD保护电路
[0209]22电平移动电路
[0210]25上拉电路
[0211]26下拉电路
[0212]28驱动器电路
[0213]292次ESD保护电路
【主权项】
1.一种半导体集成电路，其对设备的连接的有无进行探测，并能够与该设备进行数据通信， 所述半导体集成电路具备: 第I焊盘，其包含用于探测该半导体集成电路与所述设备的连接的有无的探测用焊盘、以及用于与所述设备进行数据通信的通信用焊盘； 多个第I1单元，具有与所述探测用焊盘以及所述通信用焊盘分别连接并接受该焊盘的电压的高耐压设备、以及输出所述高耐压设备所接受的电压被降压后的电压的低耐压设备; 主电路，其与各所述第I1单元的所述低耐压设备连接，基于从与所述探测用焊盘连接的所述1单元输出的电压来探测所述设备的连接的有无，在该探测结果表示连接了所述设备的情况下，能够经由与所述通信用焊盘连接的所述第I1单元与所述设备进行数据通信；和 副电路，其与连接于所述探测用焊盘的第I1单元所包含的高耐压设备中的任一个连接，并基于所述探测用焊盘的电压来探测所述设备的连接的有无。2.根据权利要求1所述的半导体集成电路，其特征在于， 所述多个第I1单元中的至少I个具有对所述高耐压设备所接受的电压进行降压的电平移动电路。3.根据权利要求1所述的半导体集成电路，其特征在于， 所述副电路具备: 锁存电路，其在所述主电路为电源接通状态的情况下，对所述探测用焊盘的电压进行锁存，另一方面，在为电源断开状态的情况下，对该锁存的值进行保持； 输出电路，其在所述主电路为所述电源断开状态的情况下，基于所述探测用焊盘的电压以及所述锁存电路所保持的值来判定所述设备的连接的有无，当该判定结果表示连接了所述设备时，使输出有效，另一方面，在所述主电路为所述电源接通状态的情况下，使该输出无效;和 状态探测电路，其接受表示所述主电路是所述电源接通状态还是所述电源断开状态的状态信号，并将该状态信号所示的值输出到所述锁存电路和所述输出电路。4.根据权利要求3所述的半导体集成电路，其特征在于， 所述副电路具备对所述输出电路的输出进行存储的存储电路。5.根据权利要求3或4所述的半导体集成电路，其特征在于， 所述副电路具备能够设定用于使所述输出电路的输出无效的值的第I设定电路， 所述输出电路构成为按照所述第I设定电路的设定值，使自身的输出无效。6.根据权利要求5所述的半导体集成电路，其特征在于， 所述主电路具备第2设定电路，该第2设定电路在所述电源接通状态的情况下，在接受了应设定在所述第I设定电路的值时，将该值设定于自身，并且输出到所述第I设定电路。7.根据权利要求3所述的半导体集成电路，其特征在于， 所述副电路具备对从所述探测用焊盘输入到所述锁存电路的电压进行滤波的滤波器电路。8.根据权利要求3所述的半导体集成电路，其特征在于， 具备ESD保护电路，该ESD保护电路连接于从所述探测用焊盘到所述第I1单元的所述高耐压设备的路径。9.根据权利要求3所述的半导体集成电路，其特征在于， 所述副电路具备上拉电路，该上拉电路在该半导体集成电路未连接所述设备的情况下，对所述探测用焊盘的电压进行上拉， 在该半导体集成电路连接有所述设备的情况下，所述探测用焊盘的电压被下拉。10.根据权利要求3所述的半导体集成电路，其特征在于， 所述锁存电路具备: 对所述探测用焊盘的电压进行锁存的第I以及第2反相器； 第I开关电路，其输出连接于所述第I反相器的输入侧，按照所述探测用焊盘的电压以及所述状态信号进行通断;和 第2开关电路，其输出连接于所述第2反相器的输入侧，按照所述探测用焊盘的电压以及所述状态信号进行通断。11.根据权利要求10所述的半导体集成电路，其特征在于， 所述锁存电路具备监视电路，该监视电路对由所述第I以及第2反相器锁存的电位进行监视，在该监视结果为中间电位的情况下，接通所述第I以及第2开关电路。12.根据权利要求1所述的半导体集成电路，其特征在于， 所述设备为SD卡即安全数字卡。13.根据权利要求1所述的半导体集成电路，其特征在于， 该半导体集成电路是SD卡和PC1-Express的电桥LSI。14.根据权利要求1所述的半导体集成电路，其特征在于， 在连接了所述设备的情况下，所述探测用焊盘被机械开关下拉。15.—种设备探测系统，其具备权利要求1所述的半导体集成电路， 所述半导体集成电路具备: 第210单元，其具有接受表示所述主电路的探测结果的信号的低耐压设备、以及输出所述低耐压设备所接受的电压被升压后的电压的高耐压设备;和 第2焊盘，其能够将从所述第210单元的所述高耐压设备输出的电压输出到该半导体集成电路的外部， 作为所述副电路的探测结果的输出，与连接于所述第2焊盘的第210单元所包含的高耐压设备中的任一个连接， 该设备探测系统具备控制电路，该控制电路在来自所述第2焊盘的信号表示连接了所述设备的情况下，对供给至所述主电路的电源进行接通控制。16.根据权利要求15所述的设备探测系统，其特征在于， 所述多个第210单元中的至少I个具有对所述低耐压设备所接受的电压进行升压的电平移动电路。17.根据权利要求15所述的设备探测系统，其特征在于， 所述半导体集成电路具备: 驱动器电路，其对所述副电路的输出进行缓冲，并输出到所述第2焊盘;和 2次ESD保护电路，其连接在所述驱动器电路与所述副电路之间。18.根据权利要求15所述的设备探测系统，其特征在于， 所述半导体集成电路具有所述主电路为电源接通状态的通常模式、和所述主电路为电源断开状态并且能够通过所述副电路进行所述设备的探测的待机模式， 在所述待机模式下，在作为所述副电路的探测结果的来自所述焊盘的信号表示连接了所述设备的情况下，所述控制电路将所述主电路控制为所述电源接通状态。
【专利摘要】提供一种半导体集成电路，虽然始终探测设备的连接的有无却能够实现低功耗化。半导体集成电路(1)具备：包含探测用焊盘(2a)以及通信用焊盘(2b)的第1焊盘；和多个IO单元(3)，具有接受探测用焊盘以及通信用焊盘的电压的高耐压设备(3a)、以及输出该电压被降压后的电压的低耐压设备(3b)。还具备：主电路(4)，其基于从与探测用焊盘连接的IO单元输出的电压来探测设备(5)的连接，并能够与设备进行数据通信；和副电路(6)，其与连接于探测用焊盘的IO单元所包含的高耐压设备连接，基于探测用焊盘的电压来探测设备的连接。
【IPC分类】H01L27/04, G06F1/32, H01L21/822, G06F1/16
【公开号】CN105531643
【申请号】CN201480050263
【发明人】松冈大辅, 吉本哲朗
【申请人】松下知识产权经营株式会社
【公开日】2016年4月27日
【申请日】2014年8月21日
【公告号】US20160179713, WO2015037195A1