可考虑的另一系统变量可包含异构系统中的等待时间。例如，互连模块可支持具有不同架构(例如一或多个图形处理单元(GPU)、一或多个数字信号处理器(DSP)，和/或三十二位和六十四位通用微处理器核心的混合物)的处理器核心。在此情形中，互连模块可将单个处理器核心或多个处理器核心的组合的等待时间考虑在内。
[0028]互连模块可考虑的另一系统变量可包含处理器核心和/或高速缓冲存储器的当前利用率。例如，互连模块可考虑处理器核心和/或高速缓冲存储器处理指令所使用的时间量。
[0029]互连模块可考虑的另一系统变量可包含在选定将提供所请求的高速缓存线的拥有处理器核心和/或高速缓冲存储器之前的微处理器架构中互连模块区段的当前利用率。
[0030]互连模块可考虑的另一系统变量可包含处理器核心和/或高速缓冲存储器请求的磨损均衡等。例如，某些半导体技术(例如，例如FinFET的多栅极装置)具有电路的故障率与“使用”(即，接通和断开)所述电路的频率有关的特征。在一或多个实施方案中，互连模块可基于尝试在“等效路径”中平均地分配工作以最大化半导体的使用寿命，选择一个高速缓冲存储器成为介入者。
[0031]当然，互连模块可考虑的系统变量的这个清单不是穷尽性的，且还可考虑更多的系统变量。例如，系统变量的清单可包含效率因数。
[0032]为进行说明，如果一个处理器核心的高速缓冲存储器大量地载有其自身的操作，且另一处理器核心的高速缓冲存储器是闲置的，那么尽管所述闲置处理器核心的高速缓冲存储器距离提出请求的处理器核心更远，但是从距离提出请求的处理器核心更远的闲置的处理器核心的高速缓冲存储器中获取所请求的高速缓存线可能更有效。或者，如果存在两种不同类型的处理器核心，并且相比于另一种处理器核心，一种处理器核心包含固有较长的等待时间，那么此变量也可由互连模块考虑。在阅读本文中的发明后，如何设计用于多处理器架构的更复杂或更不复杂的低等待时间的高速缓存介入机构以确定最有效的介入者选择将显而易见。
[0033]图1说明根据本文中所描述的一或多个实施方案的架构100的高级框图，在所述架构中，互连总线确定将向提出请求的处理器核心提供所请求的高速缓存线的介入者高速缓冲存储器。所说明的架构100包含芯片102。
[0034]尽管描绘为“服务器”芯片，但是芯片102不限于此。例如，芯片102可为能够支持多个处理器核心的任何合适的集成电路。
[0035]所说明的架构100包含系统存储器104。在一或多个实施方案中，系统存储器104可包含随机存取存储器(RAM)(例如动态RAM(DRAM))，和/或其变化形式。如所说明，系统存储器104位于芯片102外部或在芯片外。
[0036]所说明的架构100包含互连模块106。在一或多个实施方案中，互连模块106管理环境100中的组件之间的数据传送。
[0037]所说明的互连模块106支持多个处理器核心，例如处理器核心108、110、112、114、116、118、120、122、124、126、128、130、132、134、136和 138。每一处理器核心 108、110、112、114、116、118、120、122、124、126、128、130、132、134、136 和 138 包含一或多个相关联的高速缓冲存储器 140、142、144、146、148、150、152、154、156、158、160、162、164、166、168 和 170。高速缓冲存储器通常为存储数据文件副本的小型的快速存储器装置，所述数据文件副本也存储在系统存储器104中。高速缓冲存储器也能够与彼此共享数据文件。
[0038]所说明的架构100包含存储器控制器172和存储器控制器174。存储器控制器172和174管理数据向系统存储器104和从系统存储器104的流动。在所说明的实施方案中，存储器控制器172和174在芯片102上为集成的。然而，存储器控制器172和174可为分离的芯片，或可集成为一或多个其它芯片。
[0039]所说明的互连模块106包含窥探模块176。在一或多个实施方案中，窥探模块176获取来自提出请求的处理器对读取所请求的高速缓存线的请求。窥探模块176确定与一或多个拥有处理器相关联的一或多个高速缓冲存储器是否包含所请求的高速缓存线。通过跟踪高速缓存文件在多处理器架构100中的位置和维持表示存储在每一高速缓冲存储器中的高速缓存线的条目，窥探模块176可实现此确定。窥探模块176可基于一或多个变量，选择拥有处理器来向提出请求的处理器核心提供所请求的高速缓存线。
[0040]所说明的互连模块106还包含总线信令模块178。在一或多个实施方案中，总线信令模块178包含一或多个信号，所述一或多个信号通知选定的处理器核心的高速缓冲存储器向提出请求的处理器提供所请求的高速缓存线。也就是说，总线信令模块178用信号通知选定的拥有处理器核心向提出请求的处理器核心提供所请求的高速缓存线。
[0041 ]所说明的互连模块106还包含系统变量模块180。所说明的系统变量模块180可跟踪与多处理器架构100所具有的计算机系统相关联的一或多个变量。系统变量模块180包含与处理器核心和其高速缓冲存储器相关联的变量。
[0042]系统变量可包含多处理器架构的拓扑，例如高速缓存线是否在芯片上、是否在芯片外(例如，在系统存储器中，在另一多处理器芯片上等)。
[0043]系统变量可包含处理器核心和/或高速缓冲存储器的功率状态(例如，所述核心/高速缓冲存储器是处于操作模式还是处于节能模式(例如，“睡眠”模式、“电源崩溃”模式、“闲置”模式))。
[0044]互连模块可考虑的另一系统变量可包含处理器核心的频率和/或高速缓冲存储器的频率。
[0045]系统变量也包含系统等待时间，其中计算机系统为异构系统。例如，互连模块可支持具有不同架构(例如一或多个图形处理单元(GPU)、一或多个数字信号处理器(DSP)，和/或三十二位和六十四位通用微处理器核心的混合物)的处理器核心。在此情形中，互连模块可将单个处理器核心或多个处理器核心的组合的等待时间考虑在内。
[0046]互连模块可考虑的另一系统变量可包含处理器核心和/或高速缓冲存储器的当前利用率。
[0047]互连模块可考虑的另一系统变量可包含在选定将提供所请求的高速缓存线的拥有处理器核心和/或高速缓冲存储器之前的微处理器架构中互连模块区段的当前利用率。
[0048]互连模块可考虑的另一系统变量可包含处理器核心和/或高速缓冲存储器请求的磨损均衡等。例如，某些半导体技术(例如，例如FinFET的多栅极装置)具有电路的故障率与“使用”(即，接通和断开)所述电路的频率有关的特征。在一或多个实施方案中，互连模块可基于尝试在“等效路径”中平均地分配工作以最大化半导体的使用寿命，选择一个高速缓冲存储器成为介入者。
[0049]当然，系统变量的这个清单不是穷尽性的，且系统变量模块180可包含更多系统变量。
[0050]高速缓冲存储器140、142、144、146、148、150、152、154、156、158、160、162、164、166、168和170中的每一个包含高速缓存线。数据文件通常以固定大小的块的形式在系统存储器104和高速缓冲存储器之间加以传送。如本文所使用，数据块被称为“高速缓存线”。每一高速缓冲存储器包含与其已高速缓存的高速缓存线相关联的全部地址的目录。
[0051]当高速缓存线从系统存储器104复制到高速缓冲存储器中时，产生高速缓存条目。高速缓存条目将包含所复制的高速缓存线以及所请求的系统存储器104的位置(通常被称为“标签”)。当处理器核心需要在系统存储器104中读取或写入位置时，处理器核心首先检查高速缓冲存储器中的相应条目。高速缓冲存储器检查在其任一可能含有地址的高速缓存线中的所请求的存储器位置的内容。如果处理器核心发现存储器位置在其高速缓冲存储器中，那么高速缓存“命中”已发生。然而，如果处理器核心在其高速缓冲存储器中并未找到存储器位置，那么高速缓存“未命中”已发生。
[0052]图2为说明根据一或多个实施方案的响应于高速缓存“未命中”的定向窥探介入的框图。根据本文中所描述的技术的一或多个实施方案，在处理器核心自身的高速缓冲存储器中“未命中”的情况下，处理器核心在与一或多个其它处理器相关联的高速缓冲存储器中发出读取高速缓存线的请求。
[0053]出于解释的目的，且参看图2，假定处理器核心134需要读取系统存储器104中的高速缓存线O，但在其高速缓冲存储器中未找到存储器位置，即，高速缓存“未命中”已发