如FinFET等多栅极装置)，所述半导体技术具有其电路的故障率与“使用”(即，接通和断开)其的频率有关的特征，那么互连模块106可基于尝试在“等效路径”中平均地分配工作以最大化半导体的使用寿命，选择一个高速缓冲存储器成为介入者。
[0071]出于解释的目的，假定互连模块106已选定处理器核心120的高速缓冲存储器152作为向提出请求的处理器134提供所请求的高速缓存线O的介入者，因为高速缓存线O表示最低等待时间、最小功率、最高速度等。选择通过高速缓冲存储器152中所描绘的命名“CL0:1N”指示。
[0072]在框408中，方法400通知选定的拥有处理器向提出请求的处理器核心提供所请求的高速缓存线。在一或多个实施方案中，窥探模块176与总线信令模块178交互，以使得总线信令模块178可通知处理器核心120中的高速缓冲存储器152向提出请求的处理器134提供高速缓存线O。随后，总线信令模块178通知处理器核心120使其高速缓冲存储器152向处理器核心134提供高速缓存线O。例如，总线信令模块178可声明通知处理器核心120使其高速缓冲存储器152向处理器核心134提供高速缓存线O的“IntervenelfValid”信号202。
[0073]在框410中，选定的拥有处理器向提出请求的处理器提供所请求的高速缓存线。在一或多个实施方案中，响应于来自总线信令模块178的“IntervenelfValid”信号202，用于处理器核心120的高速缓冲存储器152向处理器核心134提供高速缓存线O。
[0074]尽管在本发明中依序描述各种方法的步骤和决策，但是这些步骤和决策中的一些可通过分离元件结合地或并行地、异步地或同步地以管线化方式或以其它方式来执行。不存在步骤和决策应以此描述中所列举的相同顺序执行的特定要求，除了其中明确地指示如此之外，否则可以其它方式或依本身所需要，使内容脉络清晰。然而，应注意，在选定变化形式中以上文所描述的顺序执行步骤和决策。另外，根据本发明的每一实施例/变化形式中，可能不是每一所说明的步骤和决策都需要，而尚未特别说明的一些步骤和决策在根据本发明的一些实施例/变化形式中可为合意的或必需的。
[0075]所属领域的技术人员将理解，可使用多种不同技术和技艺中的任一者来表示信息和信号。例如，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表不可在整个以上描述中参考的数据、指令、命令、信息、信号、位、符号和码片。
[0076]所属领域的技术人员将进一步了解，可将结合本文中揭示的实施例所描述的各种说明性逻辑块、模块、电路和算法步骤实施为电子硬件、计算机软件或两者的组合。为清楚地展示硬件与软件的此互换性，上文已就各种说明性组件、块、模块、电路和步骤的功能性而对其加以大体描述。将此功能性是实施为硬件、软件还是硬件与软件的组合取决于特定应用和施加于整个系统上的设计约束。熟练的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但此类实施决策不应被解释为导致脱离本发明的范围。
[0077]结合本文所揭示的实施例而描述的方法或算法的步骤可直接体现在硬件、由处理器执行的软件模块或所述两者的组合中。软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动磁盘、⑶-ROM，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息及将信息写入存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻留在ASIC中。ASIC可驻留在接入终端中。或者，处理器和存储媒体可作为离散组件驻留在接入终端中。
[0078]提供对所揭示的实施例的先前描述以使得所属领域的技术人员能够制作或使用本发明。对这些实施例的各种修改对所属领域的技术人员来说将是显而易见的，且在不脱离本发明的精神或范围的情况下，本文所界定的一般原理可应用于其它实施例。因此，本发明并不意图限于本文所展示的实施例，而应被赋予与本文所揭示的原理和新颖特征相一致的最广泛范围。
【主权项】
1.一种方法，其包括: 从计算机系统中的提出请求的处理器获取读取所请求的高速缓存线的请求； 确定与一或多个拥有处理器相关联的一或多个高速缓冲存储器包含所述所请求的高速缓存线； 从所述一或多个拥有处理器当中选择拥有处理器来向所述提出请求的处理器提供所述所请求的高速缓存线，其中所述选择所述拥有处理器是基于一或多个变量;以及 通知所述选定的拥有处理器向所述提出请求的处理器提供所述所请求的高速缓存线。2.根据权利要求1所述的方法，其进一步包括维持用于与所述一或多个拥有处理器相关联的高速缓存线的条目目录。3.根据权利要求1所述的方法，其中选择与一个拥有处理器相关联的所述高速缓冲存储器包含比较与一个拥有处理器相关联的变量和与至少一个其它拥有处理器相关联的变量。4.根据权利要求3所述的方法，其中比较与一个拥有处理器相关联的所述变量和与所述至少一个其它拥有处理器相关联的所述变量包含比较等效变量。5.根据权利要求1所述的方法，其中所述一或多个变量包含所述计算机系统的拓扑。6.根据权利要求1所述的方法，其中所述一或多个变量包含所述计算机系统的功率状??τ O7.根据权利要求1所述的方法，其中所述一或多个变量包含所述计算机系统的频率。8.根据权利要求1所述的方法，其中所述一或多个变量包含所述计算机系统的等待时间。9.根据权利要求1所述的方法，其中所述一或多个变量包含所述计算机系统的利用率。10.根据权利要求1所述的方法，其中所述一或多个变量包含所述计算机系统的磨损均衡。11.根据权利要求1所述的方法，其中所述一或多个变量包含所述计算机系统的负载。12.—种用于在计算机系统中执行高速缓存介入的设备，所述计算机系统具有多个处理器和相关联的尚速缓冲存储器，其中所述相关联的尚速缓冲存储器包含一或多个尚速缓存线，所述设备包括: 窥探模块，其经配置以: 获取来自提出请求的处理器对读取所请求的高速缓存线的请求；以及确定与一或多个拥有处理器相关联的一或多个高速缓冲存储器包含所述所请求的高速缓存线； 变量模块，其经配置以跟踪与所述计算机系统相关联的一或多个变量，其中所述窥探模块进一步经配置以基于所述一或多个变量，选择拥有处理器来向所述提出请求的处理器提供所述所请求的高速缓存线；以及 信令模块，其经配置以用信号通知所述选定的拥有处理器向所述提出请求的处理器提供所述所请求的高速缓存线。13.根据权利要求12所述的设备，其中所述一或多个变量包含所述计算机系统的拓扑。14.根据权利要求12所述的设备，其中与所述多个处理器和相关联的高速缓冲存储器相关联的所述一或多个变量包含所述计算机系统的功率状态。15.根据权利要求12所述的设备，其中所述一或多个变量包含所述计算机系统的频率。16.根据权利要求12所述的设备，其中所述一或多个变量包含多处理器架构的等待时间。17.根据权利要求12所述的设备，其中所述一或多个变量包含所述计算机系统的利用率。18.根据权利要求12所述的设备，其中所述一或多个变量包含所述计算机系统的磨损均衡。19.根据权利要求12所述的设备，其中所述一或多个变量包含所述计算机系统的负载。20.—种包含数据的非暂时性计算机可读存储媒体，所述数据当通过机器存取时，使所述机器执行操作，所述操作包括: 从计算机系统中的提出请求的处理器获取读取所请求的高速缓存线的请求； 确定与一或多个拥有处理器相关联的一或多个高速缓冲存储器包含所述所请求的高速缓存线； 从所述一或多个拥有处理器当中选择拥有处理器来向所述提出请求的处理器提供所述所请求的高速缓存线，其中选择所述拥有处理器是基于一或多个变量;以及 通知所述选定的拥有处理器向所述提出请求的处理器提供所述所请求的高速缓存线。
【专利摘要】一种低等待时间的高速缓存介入机构实施窥探过滤器以动态地选择介入者高速缓冲存储器，以用于计算机系统的多处理器架构中的高速缓存“命中”。所述介入者的所述选择是基于例如所述计算机系统的等待时间、拓扑、频率、利用率、负载、磨损均衡和/或功率状态等变量。
【IPC分类】G06F13/16
【公开号】CN105531683
【申请号】CN201480049215
【发明人】J·G·麦克唐纳, J·P·S·贾纳桑, T·P·施派尔, E·F·罗宾森, J·L·帕纳维哈, T·Q·特罗
【申请人】高通股份有限公司
【公开日】2016年4月27日
【申请日】2014年8月19日
【公告号】EP3044683A1, US20150074357, WO2015034667A1