一种jtag接口与内部用户逻辑之间的连接装置的制造方法
【技术领域】
[0001 ]本发明涉及JTAG技术领域，尤其涉及一种JTAG接口与芯片内部用户逻辑之间的连 接装置。
【背景技术】
[0002] 近年来，随着微处理器技术的发展，越来越多的处理器和逻辑器件采用JTAG (Joint Test Action Group)接口作为其内核与PC机通信的中介。JTAG接口是IEEE1149.1 规定的一种边界扫描协议，JTAG协议常用于芯片内部测试，现在多数的高级器件都支持 JTAG协议，如ARM、DSP、FPGA(Field-Programmable Gate Array)器件等。在FPGA中，JTAG接 口可作为配置功能模块的一部分，PC机可通过JTAG接口对FPGA作编程配置，也可以通过 JTAG接口访问内部用户逻辑(User APP IP) Wser APP IP可以是调试工具，比如内嵌Debug core逻辑分析仪、SERDES调试工具、虚拟10工具，也可以是一些测试寄存器、DEMO设计接口 等。
[0003] 现有的JTAG接口与内部用户逻辑连接方法，如图1所示，把JTAG接口连接一个控制 器处理模块，再以控制器处理模块为中心，输出多路总线去连接各个内部用户逻辑，属于星 型结构。当有η个内部用户逻辑时，从控制器处理模块输出η路总线去连接各个内部用户逻 辑。
[0004] 在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题:控制器 处理模块到内部用户逻辑的接口连线过多，会占用过多的FPGA布线资源，由于控制器处理 模块作为核心处理模块占用较多的逻辑资源使得系统时序性能不高。
【发明内容】
[0005] 本发明提供的一种JTAG接口与内部用户逻辑之间的连接装置，能够减少FPGA布线 资源，提尚系统时序性能。
[0006] 本发明提供一种JTAG接口与内部用户逻辑之间的连接装置，所述装置包括集线器 模块，JTAG接口通过JTAG总线与所述集线器模块连接，所述集线器模块通过一路集线器接 口总线连接多个内部用户逻辑，所述多个内部用户逻辑通过对应所述各内部用户逻辑的片 选信号选择通信。
[0007] 可选地，所述集线器模块包括：
[0008] 判断解析模块，用于对所述加载到JTAG接口上的数据进行奇偶帧判断解析，奇数 帧时传输控制信息，偶数帧时传输传递给内部用户逻辑的数据信息；
[0009] 寄存器值生成模块，用于当所述加载到JTAG接口上的数据为奇数帧时，对所述数 据进行串并变换，得到控制寄存器值；
[0010]集线器接口总线数据生成模块，用于当所述加载到JTAG接口上的数据为偶数帧 时，将所述数据直接传输给集线器接口总线;并当所述加载到JTAG接口上的数据为奇数帧 时，根据所述寄存器值生成模块得到的寄存器值获得集线器接口总线上的每个内部用户逻 辑的片选信号以及各个内部用户逻辑中的逻辑子模块标识信号。
[0011] 可选地，所述集线器接口总线数据生成模块还用于将来自所述JTAG总线上的JTAG 的CAPTURE DR状态位信号传递至集线器接口总线上。
[0012] 可选地，所述集线器模块还包括：
[0013] 集线器接收模块，用于根据所述控制寄存器值hub_data选择接收来自各内部用户 逻辑回传的JTAG的输出信号；
[0014] JTAG输出信号传输模块，用于当所述加载到JTAG接口上的数据为奇数帧时将所述 控制信息传输至JTAG总线，当所述加载到JTAG接口上的数据为偶数帧时将传输至所述集线 器接收模块的JTAG输出信号回送至JTAG总线。
[0015] 本发明实施例提供的JTAG接口与内部用户逻辑之间的连接装置，多个内部用户逻 辑连接在同一个总线上，通过片选信号选择通信，由于该装置只有一路总线，故而减少了芯 片的布线资源。同时集线器模块处理也简单化，标准化，同时优化了逻辑结构，提高了时序 性能。
【附图说明】
[0016] 图1为现有技术中JTAG接口与内部用户逻辑连接方案结构示意图；
[0017]图2为本发明实施例提供的JTAG接口与内部用户逻辑之间的连接装置的结构示意 图；
[0018] 图3为本发明实施例提供的集线器模块的结构示意图；
[0019] 图4为本发明实施例提供的集线器模块与JTAG接口的时序图；
[0020] 图5为本发明实施例提供的集线器模块与内部用户逻辑接口的时序图。
【具体实施方式】
[0021] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例 中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅 仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术 人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。 [00 22]在JTAG调试当中，边界扫描(Boundary-Scan)是一个很重要的概念。边界扫描技术 的基本思想是在靠近芯片的输入输出管脚上增加一个移位寄存器单元。因为这些移位寄存 器单元都分布在芯片的边界上（周围），所以被称为边界扫描寄存器（Boundary-Scan Register Cell)。当芯片处于调试状态的时候，这些边界扫描寄存器可以将芯片和外围的 输入输出隔离开来。通过这些边界扫描寄存器单元，可以实现对芯片输入输出信号的观察 和控制。对于芯片的输入管脚，可以通过与之相连的边界扫描寄存器单元把信号(数据)加 载到该管脚中去；对于芯片的输出管脚，也可以通过与之相连的边界扫描寄存器"捕获" (CAPTURE)该管脚上的输出信号。芯片输入输出管脚上的边界扫描(移位)寄存器单元可以 相互连接起来，在芯片的周围形成一个边界扫描链(Boundary-Scan Chain)。边界扫描链可 以串行的输入和输出，通过相应的时钟信号和控制信号，就可以方便的观察和控制处在调 试状态下的芯片。
[0023] 在IEEE 1149. 1标准里面，寄存器被分为两大类：数据寄存器（DR -Data Register)和指令寄存器（IR - Instruction Register)。边界扫描链属于数据寄存器中很 重要的一种，边界扫描链用来实现对芯片的输入输出的观察和控制。而指令寄存器用来实 现对数据寄存器的控制，例如:在芯片提供的所有边界扫描链中，选择一条指定的边界扫描 链作为当前的目标扫描链，并作为访问对象。
[0024] 在JTAG中，TAP(Test Access Port)是一个通用的端口，通过TAP可以访问芯片提 供的所有数据寄存器(DR)和指令寄存器(IR)。对整个TAP的控制是通过JTAG TAP控制器来 完成的。TAP总共包括5个信号接口 了0^1^、了01、了00和了1?1'。一般，我们见到的开发板上都 有一个JTAG接口，该JTAG接口的主要信号接口就是这5个。其中TCK(Test Clock Input)为 TAP的操作提供了一个独立的、基本的时钟信号，TAP的所有操作都是通过这个时钟信号来 驱动的。TMS(Test Mode Selection Input)信号用来控制TAP状态机的转换，通过TMS信号， 可以控制TAP在不同的状态间相互转换，TMS信号在TCK的上升沿有效。TDI (Test Data Input)是数据输入的接口，所有要输入到特定寄存器的数据都是通过TDI接口一位一位串 行输入的。TD0(Test Data Output)是数据输出的接口，所有要从特定的寄存器中输出的数 据都是通过TD0接口一位一位串行输出的。TRST(Test Reset Input)可以用来对TAP控制器 进行复位(初始化），不过这个信号接口在IEEE 1149.1标准里是可选的，并不是强制要求 的，因为通过TMS也可以对TAP控制器进行复位(初始化）。
[0025] TAP控制器的状态包括：
[0026] Test-Logic Reset：
[0027] 系统上电后，TAP Controller自动进入该状态，在该状态下，测试部分的逻辑电路 全部被禁用，以保证芯片核心逻辑电路的正常工作。
[0028] Run-Test/Idle：
[0029] 这个是TAP Controlle