时进行交换，避免总线模式下的带宽受限影响。同时，FPGA是背板式插卡设计，各路视频信号输入与输出互相独立，可以根据实际需求来选择视频输入输出的源个数。整个系统设计基于纯硬件架构，不依赖于系统软件，没有系统启动延时、宕机、病毒等问题，可以满足视频实时显示的要求。
【附图说明】
[0011]图1是本发明的结构框图。
[0012]图2是本发明的视频信号输入板结构框图。
[0013]图3是本发明的视频信号输出板结构框图。
【具体实施方式】
[0014]如图1、图2、图3所示，本发明所述的一种基于FPGA技术的视频处理系统，在视频输入端包括了多个视频信号输入板1、2、3...N;在视频输出端包括了多个视频信号输出板
1、2、3...N。外部设备输入的视频信号通过视频信号输入板接收后经过信号交换基板的输出搭配，由视频信号输出板输出到外设显示器。上述的视频信号输入板、信号交换基板和视频信号输出板均分别通过IIC总线与控制板连接，控制板负责控制上述各功能板块的信号处理控制。
[0015]视频信号输入板的输入端前置解串器收到外部输入的原视频信号，然后将原视频信号解串为FPGA硬件电路需要的并行信号，输入到输入端FPGA硬件电路。输入端FPGA硬件电路采集到解串后的外部视频信号，先存放于用于缓冲输入端FPGA硬件电路处理速度的输入端存储器内。输入端DDR3控制器根据封包速度，控制输入端存储器的信号释放。输入端存储器释放的视频信号通过封包单元封包后由输入端后置串行器输入到信号交换基板。封包的同时会将原视频信号的参数发送到控制板，控制板通过人机交互界面反馈给用户知道。
[0016]信号交换基板在控制板的控制下，将视频信号输入板发送的串行封包信号通过SerDes方式传输到视频信号输出板。
[0017]视频信号输出板收到信号交换基板传输的封包信号后先通过输出端前置解串器解串为FPGA硬件电路需要的并行信号，然后由输出端FPGA硬件电路的解包单元解包。用户通过控制板的人机交互界面将视频处理参数输入到输出端FPGA硬件电路。输出端FPGA硬件电路的裁剪器根据控制板发送的视频处理参数，将视频信号裁剪为M*N个子信号后输入水平缩放器。水平缩放器根据控制板发送的视频处理参数将子信号的水平坐标缩放，再将水平缩放后的子信号输入垂直缩放器。为了提高缓冲输出端FPGA硬件电路的处理速度，水平缩放后的子信号先存放于输出端存储器，输出端DDR3控制器根据垂直缩放处理速度，控制输出端存储器的子信号释放到垂直缩放器。垂直缩放器根据控制板发送的视频处理参数将子信号的垂直坐标缩放，然后将垂直缩放后的子信号依据时序发送到输出端后置串行器，子信号的时序发送通过时序驱动单元实现控制。输出端后置串行器将输出端FPGA硬件电路处理后的视频信号串行输出到外设显示器。
[0018]通过本发明系统处理的视频信号，可以在无需工控机的情况下处理大量视频信号数据，可拓展性非常高。同时可以实现视频的任意缩放，任意通道显示和漫游、叠加的效果。
[0019]对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及变形，而所有的这些改变以及变形都应该属于本发明权利要求的保护范围之内。
【主权项】
1.一种基于FPGA技术的视频处理系统，其特征在于，包括: 视频信号输入板，接收外部视频信号并解串，将解串后的视频信号通过输入端FPGA硬件电路封包，封包后的视频信号传输到信号交换基板； 信号交换基板，在控制板控制下，将视频信号输入板封包后的视频信号以串行方式传输到视频信号输出板； 视频信号输出板，将接收到的封包信号解包，根据控制板发送的视频处理参数，通过输出端FPGA硬件电路对视频信号进行裁剪或缩放处理，将处理后的视频信号串行输出到外设显示器； 控制板，从信号输入板获取外部视频信号的原参数，并通过人机交互界面显示给用户；通过人机交换界面获取用户所需的视频处理参数并将处理参数发送到视频信号输出板;控制信号交换基板传输视频信号； 所述的视频信号输入板还包括: 输入端前置解串器，将外部输入的视频信号解串为并行信号，然后送到输入端FPGA硬件电路； 输入端FPGA硬件电路，采用并行信号处理方式对解串后的视频获取原视频参数以及将视频信号封包，同时将原视频信号的原参数发送到控制板； 输入端后置串行器，将封包后的视频信号以串行方式发送到信号交换基板； 所述的视频信号输出板还包括: 输出端前置解串器，将信号交换基板输入的视频信号解串为并行信号，然后将并行信号与控制板发送的视频处理参数一起送到输出端FPGA硬件电路； 输出端FPGA硬件电路，采用并行信号处理方式，根据控制板发送的视频处理参数对解串后的视频信号依次进行解包、裁剪和缩放处理，将处理后的视频信号依据时序发送到输出端后置串行器； 输出端后置串行器，将输出端FPGA硬件电路处理后的视频信号串行输出到外设显示器。2.根据权利要求1所述的系统，其特征在于，所述的输入端FPGA硬件电路还设有输入端存储器和输入端DDR3控制器； 所述的输入端存储器用于缓冲输入端FPGA硬件电路的处理速度，解串后的外部视频信号先存放于输入端存储器； 所述的输入端DDR3控制器用于根据封包速度，控制输入端存储器的信号释放。3.根据权利要求1所述的系统，其特征在于，所述的输出端FPGA硬件电路还设有裁剪器、水平缩放器和垂直缩放器； 所述的裁剪器，根据控制板发送的视频处理参数将视频信号裁剪为M*N个子信号然后输入水平缩放器； 所述的水平缩放器，根据控制板发送的视频处理参数将子信号的水平坐标缩放，然后将水平缩放后的子信号输入垂直缩放器； 所述的垂直缩放器，根据控制板发送的视频处理参数将子信号的垂直坐标缩放，然后将垂直缩放后的子信号依据时序发送到输出端后置串行器。4.根据权利要求3所述的系统，其特征在于，所述的输出端FPGA硬件电路还设有输出端存储器和输出端DDR3控制器； 所述的输出端存储器用于缓冲输出端FPGA硬件电路的处理速度，水平缩放后的子信号先存放于输出端存储器； 所述的输出端DDR3控制器用于根据垂直缩放处理速度，控制输出端存储器的子信号释放到垂直缩放器。5.根据权利要求1至4任一项所述的系统，其特征在于，所述的控制板通过IIC总线分别与视频信号输入板、信号交换基板、视频信号输出板连接。
【专利摘要】本发明公开了一种基于FPGA技术的视频处理系统，包括：视频信号输入板，将解串后的视频信号通过输入端FPGA硬件电路封包后传输到信号交换基板；信号交换基板，将视频信号输入板封包后的视频信号以串行方式传输到视频信号输出板；视频信号输出板，将接收到的视频通过输出端FPGA硬件电路对视频信号进行裁剪或缩放处理；控制板，控制各路信号协调传输。优点在于，采用了FPGA硬件电路取代软件图像处理，实现了快速和可编辑性。并且完全避免了操作系统宕机、病毒等多方面的软件问题。采用信号并行处理，可以在多路输入输出状态下随意增减信号频道，有十分强大的扩展性。不管是多少路的图像拼接，都无需使用高昂的工控机，节约成本。
【IPC分类】G06F3/14
【公开号】CN105630446
【申请号】CN201510979372
【发明人】王国孟, 龙靖, 戴朝龙, 甘启林
【申请人】广州市天誉创高电子科技有限公司
【公开日】2016年6月1日
【申请日】2015年12月23日