每一个可读写存储芯片的第三目标地址上读取/写入第二业务数据。
[0050]进一步的，在所述利用目标串口接收读写控制模块发来的第一地址信号，发给对应连接的锁存器之前，还包括:
[0051 ]利用读写控制模块接收主控装置发送的业务指令，根据所述业务指令向目标串口的读写控制端口发送读/写控制指令；
[0052]利用读写控制端口将接收到的读/写控制指令控制指令发送到对应连接的可读写存储芯片；
[0053]当对应连接的可读写存储芯片接收到写控制指令时，执行所述根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片的第一目标地址；当接收到读控制指令时，根据接收到的第一地址信号读取当前可读写存储芯片的第一目标地址上的第三业务数据。
[0054]本发明提供了一种基于FPGA的多路串口通信系统及方法，通过在FPGA的每一路串口与对应的可读写存储芯片之间分别设置一个锁存器，利用锁存器锁存地址信号的功能，可使FPGA上的当前串口分时段的通过对应连接的锁存器向对应的可读写存储芯片发送第一地址信号和第一业务数据，相应的，对应连接的可读写存储芯片即可根据接收到的第一地址信号在当前可读写存储芯片的第一目标地址上写入第一业务数据;可见，通过本发明的技术方案，利用锁存器分时段接收第一地址信号和第一业务数据，即对应的锁存器与串口之间可利用相同的信号线分时段传输第一地址信号和第一业务数据，可减少信号线的使用数量，即减少FPGA的引脚使用数量。
【附图说明】
[0055]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0056]图1是本发明一实施例提供的一种基于FPGA的多路串口通信系统结构图；
[0057]图2是本发明一实施例提供的另一种基于FPGA的多路串口通信系统结构图；
[0058]图3是本发明一实施例提供的一种基于FPGA的多路串口通信方法流程图。
【具体实施方式】
[0059]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0060]如图1所示，本发明实施例提供了一种基于FPGA的多路串口通信系统，包括:
[0061 ] 包括读写控制模块1011及至少一路串口 1012的FPGAl O1、至少一个锁存器102以及至少一个可读写存储芯片103，其中，
[0062]所述FPGA101的每一路串口 1012与一个锁存器102——对应连接；
[0063]所述至少一个锁存器102连接到所述至少一个可读写存储芯片103;
[0064]每一路串口1012，用于接收读写控制模块1011发来的第一地址信号，发给对应连接的锁存器102;接收读写控制模块1011发来的第一业务数据，发给对应连接的锁存器102;
[0065]每一个锁存器102，用于在接收到第一地址信号后，锁存所述第一地址信号，以持续向对应连接的可读写存储芯片103发送第一地址信号;在接收到第一业务数据后，将第一业务数据发送到对应连接的可读写存储芯片103;
[0066]每一个可读写存储芯片103，用于根据接收到的第一地址信号将接收到的第一业务数据写入当前可读写存储芯片103的第一目标地址。
[0067]本发明一实施例中，通过在FPGA的每一路串口与对应的可读写存储芯片之间分别设置一个锁存器，利用锁存器锁存地址信号的功能，可使FPGA上的当前串口分时段的通过对应连接的锁存器向对应的可读写存储芯片发送第一地址信号和第一业务数据，相应的，对应连接的可读写存储芯片即可根据接收到的第一地址信号在当前可读写存储芯片的第一目标地址上写入第一业务数据;可见，通过本发明的技术方案，利用锁存器分时段接收第一地址信号和第一业务数据，即一一对应的锁存器与串口之间可利用相同的信号线分时段传输第一地址信号和第一业务数据，可减少信号线的使用数量，即减少FPGA的引脚使用数量。
[0068]进一步的，为了确保可读写存储芯片的存储性能，通常需要使用存储容量较大的可读写存储芯片，而对应数据处理能力的存储单元的位宽相对较小，相应的，用于对可读写存储芯片进行寻址的地址线数量往往要多于用于传输业务数据的数据线；因此，如图2所示，本发明一个优选实施例中，每一个所述串口 1012，还包括:与对应的可读写存储芯片103相连的地址信号端口 10121;
[0069]所述地址信号端口10121，用于接收读写控制模块1011发送的第二地址信号，发给对应连接的可读写存储芯片103;
[0070]每一个可读写存储芯片103，用于根据接收到的第一地址信号和第二地址信号将接收到的第一业务数据写入当前可读写存储芯片103的第二目标地址。
[0071]进一步的，为了使锁存器在接收到第一业务数据时，不会影响锁存器向对应的可读写存储芯片持续发送第一地址信号，如图2所示，本发明一个优选实施例中，每一个所述串口 1012，还包括:
[0072]电平信号端口10122，用于接收读写控制模块1011发送的第一电平信号，发给对应连接的锁存器102;接收读写控制模块1011发送的第二电平信号，发给对应连接的锁存器102；
[0073]每一个锁存器102，包括:信号控制模块1021、信号输入端口 1022和信号输出端口1023，其中，
[0074]所述信号输入端口1022分别通过η条信号线连接对应的串口 1012及可读写存储芯片 103;
[0075]所述信号控制端口1021，用于当接收到第一电平信号时，连通所述信号输入端口1022和所述信号输出端口 1023;当接收到第二电平信号时，断开所述信号输入端口 1022和所述信号输出端口 1023，并锁存所述信号输出端口 1023接收到的第一地址信号，以使得所述信号输出端口 1023向对应连接的可读写存储芯片103持续发送第一地址信号；
[0076]所述信号输入端口1022，用于将接收到的第一业务数据发送到对应连接的可读写存储芯片103。
[0077]举例来说，一个16Κ*8的可读写存储芯片，对该芯片进行寻址时需要14条地址线，而仅需要8条数据线传输业务数据，相应的，即可通过8条信号线连接可读写存储芯片和对应的锁存器，通过8条信号线连接对应的锁存器和对应的可读写存储芯片，通过6条信号线连接对应串口的地址信号端口和对应的可读写存储芯片；相应的，该芯片可接收对应的锁存器发送的8位第一地址信号，以及接收对应的地址信号端口发送的6位第二地址信号，进而根据8位第一地址信号和6位第二地址信号在当前可读写存储芯片内查询第二目标地址，将接收到的第一业务数据写入第二目标地址。
[0078]进一步的，如图2所示，本发明一个优选实施例中，还包括:与每一个可读写存储芯片相连的主控装置201