述可执行软件图像。所述方法进一步包含在所述次要处理器处执行所述可执行软件图像。
【附图说明】
[0020]为了更完整地理解本发明的教示，现在参考结合附图进行的以下描述。
[0021]图1是其内可实施本发明的各方面的示范性装置的说明。
[0022]图2是其内可实施本发明的各方面的示范性装置的说明。
[0023]图3是根据本发明一个方面的用于将可执行图像从主要处理器加载到次要处理器的示范性加载过程的操作流的说明。
[0024]图4是说明根据本发明一个方面的分散加载方法的流程图。
[0025]图5是展示其中可有利地使用本发明的实施例的示范性无线通信系统的框图。
【具体实施方式】
[0026]词语“示范性”在本文中意味着“充当实例、例子或说明”。不必将本文中描述为“示范性”的任何方面解释为比其它方面优选或有利。
[0027]本文所揭示的某些方面涉及多处理器系统，其中一个主要处理器连接到存储系统中的一个或一个以上其它处理器(在本文中称为“次要”处理器)的可执行图像的非易失性存储器。在此多处理器系统中，次要处理器中的每一者可连接到用于存储可执行图像、运行时数据和(任选地)文件系统镜像的专用易失性存储器。
[0028]通常以分段式格式存储可执行图像，其中可将每一片段加载到不同的存储器区中。可执行片段的目标存储器位置可相对于彼此或可不相对于彼此是邻接的。多片段式图像格式的一个实例是可执行和链接格式(ELF)，其允许将可执行图像分解为多个片段，且可将这些片段中的每一者加载到不同的系统存储器位置中。
[0029]在一个示范性方面中，揭示一种用于将片段式图像从主要处理器的非易失性存储器加载到次要处理器的易失性存储器的直接分散加载技术。如下文进一步论述，直接分散加载技术避免使用临时缓冲器。举例来说，在一个方面中，不是使用其中经由各自包含相应标头的包来传送图像的基于包的通信，而是将原始图像数据从主要处理器加载到次要处理器。在另一方面中，使用包含用于确定数据的目标位置信息的信息的标头。
[0030]具有集中的非易失性存储器的示范性多处理器架构一一具有减少的用于文件系统的局部化非易失性存储器
[0031]图1说明第一多处理器架构102的框图，其中主要处理器(应用处理器104)托管主要(大的)非易失性存储器106(例如，NAND快闪存储器)，而第二处理器(例如调制解调器处理器110)具有次要(减小的或最小的)非易失性存储器114(例如，NOR快闪存储器)。
[0032]在通信装置架构102中，应用处理器104耦合到主要非易失性存储器106和应用处理器易失性存储器108(例如，随机存取存储器)。调制解调器处理器110耦合到次要非易失性存储器114和调制解调器处理器易失性存储器112。处理器间通信总线134允许应用处理器104与调制解调器处理器110之间的通信。
[0033]用于调制解调器处理器110的调制解调器可执行图像120可与应用处理器(AP)可执行图像118和AP文件系统116—起存储在AP非易失性存储器106中。应用处理器104可将其AP可执行图像118加载到应用处理器易失性存储器108中，且将其存储为AP可执行图像122。应用处理器易失性存储器108还可用以存储AP运行时数据124。
[0034]调制解调器处理器110具有专用的次要(减小的或最小的)非易失性存储器114(例如，NOR快闪)以用于其文件系统128的存储。此次要(减小的或最小的)非易失性存储器114比能够存储运行时调制解调器可执行图像120和文件系统128的快闪装置小且成本低。
[0035]在系统加电后，调制解调器处理器110即刻从硬件引导ROM 126(较小的只读芯片上存储器)执行其主要引导加载程序(PBL)。调制解调器PBL可适于从应用处理器104下载调制解调器可执行物120。就是说，调制解调器处理器110向应用处理器104请求调制解调器可执行图像120(最初存储在主要非易失性存储器106中)。应用处理器104检索调制解调器可执行图像120，并经由处理器间通信总线134(例如，芯片间通信总线)将其提供给调制解调器处理器110。调制解调器处理器110将调制解调器可执行图像132直接存储到调制解调器处理器RAM(随机存取存储器)112中到最终目的地，而不将数据拷贝到调制解调器处理器RAM 112中的临时缓冲器中。处理器间通信总线134可为(例如)HSIC总线(基于USB的高速芯片间)、HSI总线(MIPI高速同步接口)、SD10总线(安全数字I/O接口)、UART总线(通用异步接收器/发射器)、SPI总线(串行外围接口)、I2C总线(集成电路间)，或适合于调制解调器处理器110和应用处理器104两者上可用的芯片间通信的任何其它硬件接口。
[0036]一旦将调制解调器可执行图像120下载到调制解调器处理器RAM 112中并进行验证，就将其维持为调制解调器可执行图像132。另外，调制解调器处理器易失性存储器112还可存储调制解调器运行时数据130。调制解调器引导ROM代码126可接着跳到所述调制解调器可执行图像132中，且开始从调制解调器处理器RAM 112执行主调制解调器程序。可使用附接到调制解调器处理器110的次要(减小的或最小的)非易失性存储器114将任何持久(非易失性)数据(例如射频(RF)校准和系统参数)存储在调制解调器文件系统128上。
[0037]具有集中的非易失性存储器的示范性多处理器架构一一不具有用于文件系统的本地非易失性存储器
[0038]图2说明其中主要处理器(应用处理器204)托管主要(大的)非易失性存储器206(例如，NAND快闪存储器)的第二多处理器架构202的框图。主要非易失性存储器206可存储用于次要处理器(调制解调器处理器210)的调制解调器可执行图像214和/或调制解调器文件系统220。次要处理器(调制解调器处理器210)可经配置以向主要处理器204请求调制解调器可执行图像214和/或调制解调器文件系统220。主要处理器204接着从非易失性存储器206检索所请求的调制解调器可执行图像214和/或调制解调器文件系统220，并经由处理器间通信总线234将其提供给次要处理器210。
[0039]在此架构202中，应用处理器204耦合到非易失性存储器206和应用处理器易失性存储器208(例如，随机存取存储器)。调制解调器处理器210耦合到调制解调器处理器易失性存储器212，而不具有其自身的非易失性存储器。调制解调器处理器易失性存储器212存储文件系统镜像228、调制解调器可执行图像236以及调制解调器运行时数据230。处理器间通信总线234允许应用处理器204与调制解调器处理器210之间的通信。
[0040]用于调制解调器处理器210的所有可执行图像214和文件系统220可与AP可执行图像218和AP文件系统216—起存储在非易失性存储器206中。应用处理器204可将其AP可执行图像218加载到应用处理器易失性存储器208中，并将其存储为AP可执行图像222。应用处理器易失性存储器208还可用以存储AP运行时数据224。可用调制解调器处理器的私钥对调制解调器文件系统进行加密，以用于隐私保护并防止订户身份克隆。
[0041]在系统加电后，调制解调器引导ROM代码226即刻将调制解调器可执行图像214和调制解调器文件系统220从应用处理器204下载到调制解调器处理器易失性存储器212中。在正常操作期间，可从调制解调器处理器易失性存储器212提供对调制解调器文件系统228的任何读取存取。还在调制解调器处理器易失性存储器212中执行任何写入存取。另外，可存在在调制解调器处理器210和应用处理器204上运行的后台进程，以使调制解调器处理器易失性存储器212中的文件系统228的内容与存储在非易失性存储器206上的调制解调器文件系统220同步。
[0042]主要和次要处理器可周期性地使用于次要处理器的易失性存储器中的文件系统与主要非易失性存储器中的对应文件系统同步。对调制解调器文件系统228的初次写入可起动调制解调器处理器210中的定时器(例如，十分钟定时器)。在此定时器正在运行时，对文件系统228的所有写入聚结到调制解调器处理器易失性存储器212中。在定时器期满后，调制解调器处理器210即刻从易失性存储器212拷贝文件系统图像228、对其进行加密，并警告应用处理器204新数据可用。应用处理器204读取经加密的拷贝，并将其写入到非易失性存储器206进入调制解调器文件系统220中。应用处理器204接着用信号通知调制解调器处理器210写入操作完成。如果同步操作失败