细胞阵列计算系统的制作方法
【技术领域】
[0001] 本发明设及计算机及计算机应用技术领域，特别设及一种细胞阵列计算系统。
【背景技术】
[0002] 通常来说，一台计算机主要包括S个核屯、部分：中央处理器（CPU, Central Processing Unit)、内存和存储。
[0003] 经过一些世界顶级公司的不懈努力，CPU已经演变成极度复杂的半导体忍片。顶 级的CPU内核内部的MOS管数目可W超过一亿个。目前的产业趋势是受制于功耗，CPU的 运行频率已经很难再提高。已经极度复杂的现代CPU,运行效率同样很难再提高。新的CPU 产品，越来越多地朝多核方向演进。
[0004] 在内存方面，目前居于统治地位的是动态随机存取存储器值RAM, Dynamic Random Access Memory)技术。DRAM可W快速随机读写，但却不能在断电的情况下保持内容。实际 上，即使在通电的情况下，它也会由于内部用于储存信息的电容器的漏电而丢失信息，必须 周期性地自刷新。 阳0化]在存储方面，NAND闪存技术正在逐步取代传统硬盘。闪存所依赖的浮置栅极 (floating gate)技术，虽然能够在断电的情况下保持内容，但写入（将'1'改写为'0') 的速度很慢，擦除（将'0'改写为'r)的速度更慢，无法像DRAM那样用于对计算的直接支 持。它被制作成块设备化lock device),必须整块一起擦除，一个块化lock)包含很多页 (page),擦除后每页可W进行写入操作。NAND的另外一个问题是具有有限的寿命。
[0006] DRAM和NAND闪存，W及CPU的逻辑电路，虽然都是基于CMOS半导体工艺生产的， 但运=者的工艺彼此并不兼容。于是，计算机的=个核屯、部分无法在一个忍片上共存，运深 刻地影响了现代计算机的架构。
[0007] 现有技术中的计算机架构如图1所示，图1中示出多个CPU内核，分别为CPU1、 CPU2XPU3、……、CP化，每个CPU内核一般具有相应的一级缓存化ICache)，根据需要还可 W进一步为每个CPU内核配备相应的二级缓存化2 Cache)、S级缓存化3 Cache)。DRAM与 各个CPU内核之间通过双倍速率值DR，Double Data Rate)接口进行通信，硬盘（皿，Hard Disk)或固态硬盘（SSD，Solid State Drives)与各个CPU内核之间则通过外围设备接口 进行通信。
[0008] 一方面，CPU在向多核的方向发展，另一方面内存和存储都在另外的忍片里。多 核CPU吞吐信息量成比例增加，与内存、存储的通信就越来越成为系统性能的瓶颈。为了 缓解通信瓶颈，CPU不得不采用越来越大的多级缓存。缓存是把内存中的内容复制，通常是 用成本比DRAM高得多但速度更快的静态随机存取存储器（SRAM, static Random Access Memory)设计的。运样的架构，费效比非常的差。半导体忍片的成本由其娃片的面积决定， 而传统计算机架构带来的性能提升与其娃片面积的增加远远不成比例。
【发明内容】
[0009] 本发明要解决的问题是现有技术中的计算机架构因 CPU与内存、存储之间存在的 通信瓶颈而影响计算机整体性能的提升，并使费效比较差。
[0010] 为解决上述问题，本发明技术方案提供一种细胞阵列计算系统，包括：主控CPU、 细胞阵列、细胞阵列总线和存储单元阵列；所述细胞阵列是由一个W上二维细胞阵列叠合 而成的=维细胞阵列，所述二维细胞阵列由一个W上兼具计算和存储功能的细胞组成，其 中每一个细胞包括微处理器（MPU)Micro Processing Unit)和非易失（NV，Not Volatile) 随机存储器；所述非易失随机存储器用于所述微处理器计算时所设及数据的随机存取，还 用于存储软件的指令代码和需要永久保存的数据；所述存储单元阵列是由一个W上存储单 元组成的二维阵列，至少一个二维细胞阵列与对应的一个或一个W上存储单元阵列叠合形 成=维结构，每个存储单元阵列中的存储单元与相应的二维细胞阵列中的细胞一一对应地 相连；所述存储单元用于存储软件的指令代码和需要永久保存的数据；每一个细胞储存各 自在所述细胞阵列中的位置作为身份识别号（ID，identification) W供细胞中的软件或 硬件读取；所述主控CPU通过所述细胞阵列总线与所述细胞阵列中的每一个细胞进行通 信；所述细胞阵列中的相邻细胞之间有通信接口，能相互发送数据。
[0011] 可选的，所述细胞阵列中的细胞还包括与所述微处理器相连的存储控制器，用于 对与本细胞相连的存储单元进行数据存储访问控制。
[0012] 可选的，相同数量的存储单元阵列组成一个存储单元阵列组，所述存储单元阵列 组的数量与所述二维细胞阵列的数量相同，各个存储单元阵列组与各个二维细胞阵列一一 对应地叠合形成=维结构。
[0013] 可选的，所述细胞阵列计算系统还包括内存单元阵列，所述内存单元阵列是由一 个W上内存单元组成的二维阵列，至少一个二维细胞阵列与对应的一个或一个W上内存单 元阵列叠合形成=维结构，每个内存单元阵列中的内存单元与相应的二维细胞阵列中的细 胞一一对应地相连；所述内存单元用于所述微处理器计算时所设及数据的随机存取。
[0014] 可选的，相同数量的内存单元阵列组成一个内存单元阵列组，所述内存单元阵列 组的数量与所述二维细胞阵列的数量相同，各个内存单元阵列组与各个二维细胞阵列一一 对应地叠合形成=维结构。
[0015] 可选的，所述细胞阵列中的细胞还包括总线控制器和细胞内部总线，所述细胞内 部总线连接所述微处理器、非易失随机存储器W及与本细胞相对应的内存单元，所述总线 控制器与所述细胞阵列总线、微处理器W及细胞内部总线相连，所述总线控制器用于识别 所述主控CPU与本细胞之间进行的通信，连接所述微处理器W传递所述主控CPU发送的指 令或数据、状态读取，或者通过所述细胞内部总线连接所述非易失随机存储器或与本细胞 相对应的内存单元进行数据的读写操作。
[0016] 可选的，所述微处理器中集成有浮点计算处理器（FPU，Float Point化it)和图像 处理器中的至少一种。
[0017] 可选的，所述非易失随机存储器为磁性随机存储器（MRAM，Ma即etic Random Access Memory)。
[0018] 可选的，一个二维细胞阵列在一个娃片上。
[0019] 可选的，所述内存单元阵列为MRAM、DRAM或SRAM娃片。
[0020] 可选的，所述存储单元阵列为闪存娃片。
[0021] 可选的，分别位于相邻两个二维细胞阵列的相邻细胞之间W及所述存储单元与所 述二维细胞阵列中相对应的细胞之间都通过过娃通孔建立通信联系。
[0022] 可选的，所述细胞阵列中的任意两个细胞之间能进行通信，参与细胞间通信的细 胞包含起点细胞、终点细胞和中转细胞，所述起点细胞为向所述终点细胞发出数据的细胞， 所述终点细胞为最终接收所述起点细胞所发数据的细胞，所述中转细胞为沿细胞间通信路 径依次相邻且通过所述通信接口中转所述起点细胞所发数据的细胞，所述细胞间通信路径 是由所述起点细胞、中转细胞和终点细胞所构成的数据收发路径。
[0023] 可选的，所述细胞阵列中的任一细胞还能作为所述起点细胞向目标区域内的所有 细胞进行群发通信，参与所述群发通信且位于目标区域内的细胞作为所述起点细胞、或作 为所述终点细胞、或同时作为所述中转细胞和终点细胞，参与所述群发通信且位于目标区 域外的细胞作为所述起点细胞或中转细胞。
[0024] 可选的，所述细胞阵列中还设有至少一个专职输出细胞，所述专职输出细胞作为 所述终点细胞接收并存储其他细胞给所述主控CPU的输出数据，并W中断信号通知所述主 控CPU读取所述输出数据。
[00巧]可选的，所述细胞阵列中的细胞还包括与所述微处理器相连的网络控制器，所述 网络控制器用于在细胞间通信时对发出的数据、中转的数据或者最终接收的数据进行收发 控制，还用于向所述微处理器发送中断信号。
[00%] 可选的，所述细胞阵列中的细胞还包括与所述网络控制器相连的一组或一组W上 先入先出队列，各组先入先出队列分别对应一个与本细胞相邻的细胞，每一组先入先出队 列包括输入先入先出队列和输出先入先出队列，所述输入先入先出队列用于存储输入本细 胞进行中转的数据或最终接收的数据，所述输出先入先出队列用于存储从本细胞输出的需 进行中转的数据或本细胞向其他细胞发出的数据。
[0027] 可选的，所述主控CPU与所述细胞阵列和所述细胞阵列总线集成于一个忍片中。 [002引可选的，所述主控CPU作为独立的忍片，通过标准的内存接口与由所述细胞阵列 和所述细胞阵列总线组成的忍片进行通信。
[0029] 与现有技术相比，本发明的技术方案至少具有W下优点：
[0030] 通过将一个W上兼具独立计算和存储功能的单元（称为"细胞"）组成二维细胞阵 列，再将一个W上二维细胞阵列叠合形成=维细胞阵列，其中每一个细胞包括微处理器和 非易失随机存储器，所述非易失随机存储器既能支持所述微处理器进行计算时所设及数据 的随机存取，也能支持存储软件的指令代码和需要永久保存的数据，使内存、存储、计算= 个功能集成到每个细胞中，并使各细胞之间形成密集的通讯网络，一方面，主控CPU能通过 细胞阵列总线与细胞阵列中的每一个细胞进行通信，另一方面，细胞阵列中的相邻细胞之 间也能相互发送数据，由此能通过数据群发和内部网络，克服现有计算机架构因 CPU与内 存、存储之间存在的通信瓶颈，从而提升计算系统的整体性能，并能使费效比较佳；此外，再 凭借由一个W上存储单元组成的存储单元阵列，并将至少一个二维细胞阵列与对应的一个 或一个W上存储单元阵列叠合形成=维结构，W及使每个存储单元阵列中的存储单元与相 应的二维细胞阵列中的细胞一一对应地相连，所述存储单元用于存储软件的指令代码和需 要永久保存的数据，如此便能W较低的成本扩展细胞阵列中各个细胞的存储空间，提高各 个细胞的数据存储能力。
[0031] 进一步地，凭借由一个W上内存单元组成的内存单元阵列，将至少一个二维细胞 阵列与对应的一个或一个W上内存单元阵列叠合形成=维结构，W及使每个内存单元阵列 中的内存单元与相应二维细胞阵列中的细胞一一对应地相连，所述内存单元用于所述微处 理器计算时所设及数据的随机存取，如此便能W较低的成本扩展细胞阵列中各个细胞的内 存空间，提高细胞中微处理器的处理效率。
[0032] 通过细胞阵列中相邻细胞之间的通信接口，实现相邻细胞之间对于数据的多次中 转，使细胞阵列中的任意两个细胞之间不依靠主控CPU便能进行通信，提高了细胞间通信 的效率，也降低了主控CPU的处理负担，从而能进一步提升计算系统的整体性能。
[0033] 通过将细胞间的点对点通信功能扩展到区域群发，可W支持更高的平行度，获得 高得多的总带宽，从而进一步提升计算系统的整体性能。
[0034] 通过在细胞阵列中设置专职输出细胞，W所述专职输出细胞作为所述终点细胞接 收并存储其他细胞给主控CPU的输出数据，并W中断信号的方式通知所述主控CPU读取所 述输出数据，如此能够在只有少数几个细胞需要向主控CPU输出数据时提高主控CPU读取 输出数据的效率。
[0035] 本发明解决了 CPU和内存之间的通信瓶颈问题。运样，在相同的娃片面积下，大量 微型MPU的处理能力，在很多问题上远超少数几个顶级CPU的处理能力，而耗电则低得多。
[0036] 本发明使得计算机的架构更接近人脑，为未来的人工智能算法提供了强有力的引 擎。
【附图说明】
[0037] 图1是现有技术中计算机架构的示意图；
[003引图2是本发明实施例一提供的细胞阵列计算系统的结构示意图；
[0039] 图3是本发明实施例一的一种相邻细胞之间通信方式的示意图； W40] 图4是本发明实施例一的另一种相邻细胞之间通信方式的示意图；
[0041] 图5是本发明实施例一的细胞的结构示意图；
[0042] 图6是应用细胞阵列计算系统W流水线的方式计算Monte Carlo积分的示意图；
[0043] 图7是本发明实施例一的细胞阵列中进行细胞间通信的细胞的结构示意图； W44] 图8是本发明实施例一的细胞阵列中细胞间通信的路径选择的示意图； W45] 图9是本发明实施例一的专职输出细胞的实施过程示意图；
[0046] 图10是本发明实施例一的细胞阵列中起点细胞在目标区域角上的细胞群发示意 图；
[0047] 图11是本发明实施例一的细胞阵列中起点细胞在目标区域边上的细胞群发示意 图； W48] 图12是本发明实施例一的细胞阵列中起点细胞在目标区域内部的细胞群发示意 图；
[0049] 图13是本发明实施例一的细胞阵列中起点细胞在目标区域外的细胞群发示意 图；
[0050] 图14是本发明实施例二提供的细胞阵列计算系统的结构示意图；
[0051] 图15是本发明实施例S提供的细胞阵列计算系统的结构示意图；
[0052] 图16是本发明实施例四提供的细胞阵列计算系统的结构示意图；
[0053] 图17是本发明实施例五提供的细胞阵列计算系统的结构示意图；
[0054] 图18是本发明实施例六提供的细胞阵列计算系统的结构示意图；
[0055] 图19是本发明实施例屯提供的细胞阵列计算系统的结构示意图。
【具体实施方式】
[0056] 现有技术的计算机架构由于CPU与内存、存储之间存在通信瓶颈，从而影响计算 机整体性能的提升，并使费效比较差。
[0057] 本申请发明人经过研究后考虑，若是把内存、存储、计算=个功能集成到一个忍片 上来，形成相对简单但兼具独立计算和存储功能的单元，并使大量此类单元之间形成密集 的通讯网络，W此实现数据广播/群发功能和能够大规模平行传输数据的内部网络，便能 开发出一种与人脑存在相似之处的计算架构，运相当于把大量的微型计算机做在一个忍片 上。
[005引为此，本发明技术方案提供一种与人脑结构相似的计算架构（本发明技术方案中 将其称为"细胞阵列计算系统"），该计算架构由众多结构相对简单，兼具存储和计算功能， 又有着密集网络连接的单元（本发明技术方案中将其称为"细胞"）组成。运种新计算架构 将在大型计算、大数据处理、人工智能等领域中得到广泛的应用。
[0059] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图