2脚、A12脚、Cll脚、Bll脚、All脚、BlO脚、AlO脚、D9脚、Dll脚、DlO脚依次接集成电路Ul的84脚?87脚、94脚、93脚、91脚、92脚、142脚、157脚?155脚、144脚、160脚、139脚、138脚。集成电路 U2E 的 H12 脚、J12 脚、G16 脚、G15 脚、F15 脚、F16 脚、H13 脚、G12 脚、G13 脚、E13 脚、F13 脚、D15 脚、D16 脚、E15 脚、E16 脚、F14 脚、C15 脚、C16 脚、C14 脚、D13 脚、E14 脚、D14脚依次接集成电路Ul的131脚?117脚、114脚?110脚、107脚、106脚。集成电路U2F的K13 脚、N13 脚、N14 脚、P15 脚、P16 脚、N15 脚、N16 脚、M14 脚、P14 脚、M15 脚、M16 脚、L14脚?L16脚、K16脚、K15脚接通信电路。集成电路U2G的Tll脚、Rll脚、Pll脚、RlO脚、TlO脚、P12脚、T12脚依次接集成电路Ul的136脚、145脚、148脚、90脚、137脚、53脚、149脚。集成电路U2H的T7脚、R7脚、T8脚、R8脚接通信电路，集成电路U2H的R3脚、T3脚、P5脚、P4脚接地。集成电路U2I的H4脚、Fl脚接Flash电路，集成电路J13脚、K12脚接地，集成电路U21的G5脚通过电阻R3接地、L13脚通过电阻R4接3V电源、J5脚通过电阻R5接3V电源、Ml3脚通过电阻R6接3V电源。集成电路U2J的K3脚、Rl脚、BI脚、G3脚、A2 脚、C7 脚、E7 脚、A15 脚、ClO 脚、ElO 脚、B16 脚、G14 脚、K14 脚、R16 脚、MlO 脚、PlO 脚、T15脚、M7脚、P7脚、T2脚接3V电源，集成电路U2J的L8脚、L7脚、KlO脚、K8脚、K6脚、JlO脚、J7脚、J6脚、Hll脚、HlO脚、H7脚、Gll脚、G9脚、G7脚、FlO脚、F9脚接1.2V电源。集成电路U2K的地端接地。集成电路U2L的电源端接1.2V电源、地端接地。
[0029]本实施例的通信电路由集成电路U5，集成电路U6、电阻R7、电阻R8、插座J2连接构成，集成电路U5的型号为SIA1000、集成电路U6的型号为PCA82C250。集成电路U5的25脚?28脚、I脚?12脚依次接集成电路U2F的K13脚、N13脚、N14脚、P15脚、P16脚、N15脚、N16脚、M14脚、P14脚、M15脚、M16脚、L14脚?L16脚、K16脚、K15脚，集成电路U5的17脚、16脚、23脚、24脚依次接集成电路U2H的T7脚、R7脚、T8脚、R8脚，集成电路U5的22脚、18脚接3V电源，集成电路的U5的15脚、21脚接地，集成电路U5的13脚、19脚依次接集成电路U6的I脚、4脚。集成电路U6的8脚通过电阻R7接地、2脚接地、7脚接电阻R8的一端和插座J2的I脚、6脚接电阻R8的另一端和插座J2的2脚、3脚接3V电源。
[0030]Flash电路由集成电路U4连接构成，集成电路U4的型号为EPCS16。集成电路U4的5脚接集成电路U2B的C3脚、I脚接集成电路U2A的F4脚、4脚接地、6脚接集成电路U2I的H4脚、2脚接集成电路U2I的Fl脚、3脚和7脚以及8脚接3V电源。
[0031]本实用新型的工作原理如下:
[0032]系统上电，电路开始初始化，集成电路U4加载硬件程序到集成电路U2A?集成电路U2L，由集成电路U2B的F4脚和C3脚以及集成电路U2I的H4脚和Fl脚输入，完成集成电路U2A?集成电路U2L的硬件初始配置工作；集成电路Ul开始初始化，从集成电路U3读出原始配置数据，由集成电路Ul的166脚输入，完成PCI Bus到Local Bus初始化配置。
[0033]电路正常工作时，当计算机或者其它主控设备发送两个浮点数加法运算命令时，首先，计算机或者其它主控设备通过PCI总线传输4字节的浮点数到插座Jl，并通过集成电路Ul将数据传输到集成电路U2A?集成电路U2L，经局部总线控制逻辑发送浮点数I寄存器。其次，再通过PCI总线传输4字节的浮点数数据，传输到浮点数2寄存器。然后，下一个时钟，进行内部硬件的浮点数运算电路；浮点数I与浮点数2进行浮点数加法。最后，根据计算机或者其他主控设备的命令，对运算结果做进一步处理:一是，将运算结果读回到PCI总线；二是，启动CAN逻辑控制实例，将数据通过集成电路U5，及集成电路U6发送出去。
【主权项】
1.一种浮点数加法运算控制器，其特征在于它具有: 对浮点数加法运算控制器进行控制的FPGA电路； Flash电路，该电路与FPGA电路相连； 通信电路，该电路与FPGA电路相连； PCI电路，该电路与FPGA电路相连。2.根据权利要求1所述的浮点数加法运算控制器，其特征在于所述的FPGA电路为:集成电路U2A的K2脚、Kl脚、K4脚、K5脚、LI脚、L2脚依次接集成电路Ul的105脚?100脚，集成电路U2A的J4脚、Ml脚?M3脚依次接集成电路Ul的98脚?95脚，集成电路Ul的L3脚、NI脚、N2脚、Pl脚、P2脚、N3脚、N4脚依次接集成电路Ul的54脚?60脚，集成电路U2A的P3脚、L4脚、M4脚依次接集成电路Ul的63脚?65脚； 集成电路U2B的E2脚、El脚、G4脚、E4脚、E3脚、Dl脚、D2脚、F3脚、D4脚、D3脚、C2脚、Cl脚依次接集成电路Ul的143脚、151脚、135脚、134脚、152脚、159脚、146脚、153脚、.163脚、158脚、134脚、150脚，集成电路U2B的F4脚、C3脚接Flash电路； 集成电路U2C的A7脚、B7脚、D8脚、B6脚、A6脚、D7脚、D6脚、C6脚?C4脚、B5脚、A5脚、B4脚、A4脚、A3脚、B3脚依次接集成电路Ul的66脚?68脚、71脚?83脚； 集成电路U2D的B14脚、A14脚、C13脚、C12脚、B13脚、A13脚、B12脚、A12脚、Cll脚、Bll脚、All脚、BlO脚、AlO脚、D9脚、Dll脚、DlO脚依次接集成电路Ul的84脚?87脚、.94 脚、93 脚、91 脚、92 脚、142 脚、157 脚?155 脚、144 脚、160 脚、139 脚、138 脚； 集成电路U2E的H12脚、J12脚、G16脚、G15脚、F15脚、F16脚、H13脚、G12脚、G13脚、E13 脚、F13 脚、D15 脚、D16 脚、E15 脚、E16 脚、F14 脚、C15 脚、C16 脚、C14 脚、D13 脚、E14脚、D14脚依次接集成电路Ul的131脚?117脚、114脚?110脚、107脚、106脚； 集成电路U2F的K13脚、N13脚、N14脚、P15脚、P16脚、N15脚、N16脚、M14脚、P14脚、M15脚、M16脚、L14脚?L16脚、K16脚、K15脚接通信电路； 集成电路U2G的Tll脚、Rll脚、Pll脚、RlO脚、TlO脚、P12脚、T12脚依次接集成电路Ul 的 136 脚、145 脚、148 脚、90 脚、137 脚、53 脚、149 脚； 集成电路U2H的T7脚、R7脚、T8脚、R8脚接通信电路，集成电路U2H的R3脚、T3脚、P5脚、P4脚接地； 集成电路U2I的H4脚、Fl脚接Flash电路，集成电路U2I的J13脚、K12脚接地，集成电路U2I的G5脚通过电阻R3接地、L13脚通过电阻R4接3V电源、J5脚通过电阻R5接3V电源、Ml3脚通过电阻R6接3V电源； 集成电路U2J的K3脚、Rl脚、BI脚、G3脚、A2脚、C7脚、E7脚、A15脚、ClO脚、ElO脚、B16脚、G14脚、K14脚、R16脚、MlO脚、PlO脚、T15脚、M7脚、P7脚、T2脚接3V电源，集成电路U2J的L8脚、L7脚、KlO脚、K8脚、K6脚、JlO脚、J7脚、J6脚、Hll脚、HlO脚、H7脚、Gll脚、G9脚、G7脚、FlO脚、F9脚接1.2V电源； 集成电路U2K的地端接地； 集成电路U2L的电源端接1.2V电源、地端接地； 集成电路U2A?集成电路U2L的型号为EP2C15AF256C8 ； 集成电路Ul的型号为PCI9054。
【专利摘要】一种浮点数加法运算控制器，它具有：对浮点数加法运算控制器进行控制的FPGA电路；Flash电路，该电路与FPGA电路相连；通信电路，该电路与FPGA电路相连；PCI电路，该电路与FPGA电路相连，本实用新型采用PCI协议、DMA方式传输，节省运算时间，浮点数的一切运算采用硬件实现，硬件电路可配置、调试方便、具有电路简单、使用方便可推广使用。
【IPC分类】G06F7/575
【公开号】CN204667383
【申请号】CN201520022229
【发明人】王国章, 党学立, 王憨鹰
【申请人】榆林学院
【公开日】2015年9月23日
【申请日】2015年1月13日