多处理器并行实验装置的制造方法
【专利摘要】本实用新型提供一种多处理器并行实验装置，涉及计算机体系结构技术。该多处理器并行实验装置包括处理主板和控制单元；处理主板承载有四个处理单元，每个处理单元包括一个处理器，四个处理器串联，并且首尾连接形成闭环；控制单元与每个处理器连接，用于在处理器启动前设置每个处理器的启动模式；处理器用于根据启动模式确定是否能启动。解决了现有的多处理器并行实验装置中，参与实验的处理器个数固定，灵活性差的问题。
【专利说明】
多处理器并行实验装置
技术领域
[0001]本实用新型涉及计算机体系结构技术，尤其涉及一种多处理器并行实验装置。
【背景技术】
[0002]集成有多个CPU(Central Processing Unit，中央处理器，简称为:处理器)的计算机通常称为多处理器计算机，因其具有较高的并行处理能力，而广泛地应用于主流的服务器领域。
[0003]为了对多处理器计算机的并行处理能力进行深入的研究，通常会将现有的基于X86或ARM(Acorn RISC Machine，Acorn公司出品的RISC结构机器，其中RISC全称为:Reduced Instruct1n Set Computer(精简指令集计算机))架构的多处理器计算机作为多处理器并行实验装置，编制多线程的实验用程序，在该装置上运行，通过测试运行速度、统计运行过程中各处理器资源使用情况来获知该装置的并行处理能力。
[0004]但是现有的基于X86或ARM架构的多处理器计算机是固定单一架构，也就是说，参与实验的处理器个数是固定的，无法进行不同数量处理器并行实验的研究，灵活性差。
【实用新型内容】
[0005]本实用新型提供一种多处理器并行实验装置，解决了现有的多处理器并行实验装置中，参与实验的处理器个数固定，灵活性差的问题。
[0006]本实用新型实施例一方面提供一种多处理器并行实验装置，包括处理主板和控制单元；
[0007]所述处理主板承载有四个处理单元，每个所述处理单元包括一个处理器，所述四个处理器串联，并且首尾连接形成闭环；
[0008]所述控制单元与每个所述处理器连接，用于在所述处理器启动前设置每个所述处理器的启动模式；
[0009]所述处理器用于根据所述启动模式确定是否能启动。
[0010]进一步地，所述四个处理器均为龙芯3A处理器。
[0011]进一步地，所述多处理器并行实验装置还包括四根8比特的HT总线，每个所述处理器包括16比特的HTO接口，所述HTO接口包括低8比特接脚和高8比特接脚；
[0012]两个所述处理器的连接包括:一个所述处理器的所述HTO接口中低8比特接脚通过所述HT总线与另一个所述处理器的所述HTO接口中高8比特接脚连接。
[0013]可选地，所述多处理器并行实验装置，还包括四根以太网线和路由单元，每个所述处理单元还包括与所述处理器连接的以太网接口模块，每个所述以太网接口模块通过一根所述以太网线与所述路由单元连接。
[0014]进一步地，每个所述处理单元还包括与所述处理器连接的内存、基本输入输出系统闪存以及串行接口模块。
[0015]进一步地，所述控制单元包括模式选择组件，用于根据实验装置使用者的输入产生模式信号，所述控制单元用于将所述模式信号传送给所述处理器以设置所述处理器的启动模式。
[0016]进一步地，所述控制单元包括四个上电开关，每个所述上电开关对应一个所述处理器，所述上电开关闭合时，为对应的所述处理器接通电源。
[0017]进一步地，所述启动模式为单节点模式时，所述控制单元用于控制所述处理主板上每个所述处理单元独立运行。
[0018]可选地，所述启动模式为双节点模式时，所述控制单元用于控制所述处理主板上相连的所述处理单元两两组成处理单元组，所述处理单元组独立运行。
[0019]可选地，所述启动模式为四节点模式时，所述控制单元用于控制所述处理主板上的四个所述处理器协同运行。
[0020]本实用新型提供的多处理器并行实验装置中，包括四个处理器，这四个处理器串联，并且首尾连接形成闭环，这样保证任何两个处理器之间都能相互传输信号，且该装置还包括控制单元，它与每一个处理器连接，用于给每个处理器设置启动模式，使处理器能根据该启动模式确定是否启动，由此可以选择处理主板上参与实验的处理器个数，从而保证实验的灵活性。
【附图说明】
[0021]为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0022]图1为实施例一提供的一种多处理器并行实验装置的结构示意图；
[0023]图2为实施例二提供的一种多处理器并行实验装置的结构示意图；
[0024]图3为图2所示的多处理器并行实验装置中处理器的一种连接方式的结构示意图；
[0025]图4为图2所示的多处理器并行实验装置中处理器的另一种连接方式的结构示意图；
[0026]图5为图2所示的多处理器并行实验装置中控制单元的结构示意图。
[0027]附图标记:
[0028]11-处理主板；12-控制单元；13?16-处理单元；
[0029]CO ?C3-处理器； 31-HT 总线； FO ?F3-B10S 闪存；
[0030]41-以太网线；42-路由单元；KO?K3-上电开关；
[0031]51-模式选择组件；DO?D3-内存；UO?U3-串行接口单元。
【具体实施方式】
[0032]为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0033]实施例一
[0034]图1为实施例一提供的一种多处理器并行实验装置的结构示意图。
[0035]如图1所示，该装置包括处理主板11和控制单元12，其中，处理主板11承载有四个处理单元(13?15)，每个处理单元包括一个处理器(CO?C3)。四个处理器串联(CO?C3)，并且首尾连接形成闭环。如图1所示，处理器CO连接处理器Cl，处理器Cl连接处理器C2，处理器C2连接处理器C3，形成串联，位于队尾的处理器C3又和位于队首的处理器CO连接形成闭环。通过形成闭环，位于环上任意一个节点处的处理器都能与环上其它处理器传输信号。
[0036]控制单元12与每个处理器(CO?C3)连接，用于在处理器启动前设置每个处理器(CO?C3)的启动模式，处理器用于根据该启动模式确定是否能启动。
[0037]其中，启动模式是一个二进制的数值，由控制单元12生成并设置在处理器内部的一个存储单元中，在处理器接通电源时，会先读取这个存储单元中存储的启动模式的数值，并根据该数值来确定是否启动。
[0038]本实施例提供的多处理器并行实验装置中，包括四个处理器，这四个处理器串联，并且首尾连接形成闭环，这样保证任何两个处理器之间都能相互传输信号，且该装置还包括控制单元，它与每一个处理器连接，用于给每个处理器设置启动模式，使处理器能根据该启动模式确定是否启动，由此可以选择处理主板上参与实验的处理器个数，从而保证实验的灵活性。
[0039]实施例二
[0040]图2为实施例二提供的一种多处理器并行实验装置的结构示意图。图3为图2所示的多处理器并行实验装置中处理器的一种连接方式的结构示意图。图4为图2所示的多处理器并行实验装置中处理器的另一种连接方式的结构示意图。图5为图2所示的多处理器并行实验装置中控制单元的结构示意图。
[0041]如图2所示，该装置包括处理主板11和控制单元12，其中，处理主板11承载有四个处理单元(13?16)，每个处理单元包括一个处理器(CO?C3)。四个处理器串联(CO?C3)，并且首尾连接形成闭环。控制单元12与每个处理器(CO?C3)连接，用于在处理器启动前设置每个处理器(CO?C3)的启动模式，处理器用于根据该启动模式确定是否能启动。
[0042]上述的四个处理器可以均为龙芯3A处理器。龙芯3A处理器为国内自主研发的处理器，其体系结构和指令代码均公开，因此本实施例的实验装置采用该处理器时，可以让该实验装置的使用者能方便地进行最底层代码的学习，并且能方便地进行自下而上的编程研究，大大方便了使用者对计算机体系结构、并行计算及操作系统的教学研究。
[0043]本实施例中，各处理器之间的连接方式可以有两种，下面分别介绍。
[0044]第一种连接方式如图3所示采用HT(Hyper Transport，超运输)总线连接。
[0045]在该方式下，上述的多处理器并行实验装置还包括四根8比特的HT总线31，每个处理器包括16比特的HTO接口，该接口是处理器上专门用来连接HT总线的接口，因此称为HTO接口，其中的数字O代表其在多个HT接口中的序号为O号。HTO接口包括低8比特接脚(ΗΤ0_LO)和高8比特接脚(ΗΤ0_ΗΙ)，也就是说，16比特的HTO接口中有16个I比特的接脚，编号从O到15，其中编号从O到7的8个接脚为低8比特接脚(HT0_L0)，编号从8到15的8个接脚为高8比特接脚(Η??_ΗΙ)。
[0046]两个处理器的连接包括:一个处理器的HTO接口中低8比特接脚(HT0_L0)通过HT总线31与另一个处理器的HTO接口中高8比特接脚(HTO_HI)连接。根据该连接方式，四个处理器(CO?C3)串联，并且首尾连接形成闭环。由于HT总线31具有高的传输速度和强的抗干扰能力，因此使用该总线将处理器连接起来，可以提高整个实验装置的数据处理速度和抗干扰能力。
[0047]第二种连接方式如图4所示采用以太网线连接。
[0048]在该方式下，上述的多处理器并行实验装置还包括四根以太网线41和路由单元42，每个处理单元(13?16)还包括与处理器连接的以太网接口模块(L0?L3)，每个以太网接口模块通过一根以太网线41与路由单元42连接。该连接方式相当于用四个处理器(CO?C3)组成了一个小型局域网，路由单元42给每个处理器都分配一个IP地址，处理器之间的通信信息由路由单元42根据IP地址进行转发，实现了处理器之间的互连。由于以太网连接技术已经很成熟且设备成本较低，因此采用该连接方式的实验装置具有较低的成本和较高的稳定性。
[0049]上述实施例提供的多处理器并行实验装置中，每个处理单元(13?16)如图2所示，还可以包括与处理器连接的内存(D0?D3)、基本输入输出系统(B10S，Basic Input OutputSystem)闪存(F0?F3)以及串行接口模块(UO?U3)。由于每个处理单元都配置了处理器连接的内存(D0?D3)、基本输入输出系统闪存(F0?F3)以及串行接口模块(U0?U3)，因此，当该实验装置选择只有一个处理器启动时，该启动的处理器可以利用上述的模块、内存完成基本的操作系统加载、程序运行、数据输入/输出等工作。
[0050]上述实施例提供的多处理器并行实验装置中，控制单元12如图5所示，可以包括模式选择组件51，用于根据实验装置使用者的输入产生模式信号，控制单元12用于将该模式信号传送给处理器以设置处理器的启动模式。控制单元12还可以包括四个上电开关(K0?K3)，每个上电开关(K0?K3)对应一个处理器(CO?C3)，上电开关闭合时，为对应的处理器接通电源。即上电开关KO对应处理器CO，上电开关KO闭合时，处理器CO接通电源，以此类推。[0051 ]下面结合不同的启动模式，对控制单元12的功能进行详细说明。
[0052]本实施例中，控制单元12为处理器设置的启动模式有三种:单节点模式、双节点模式和四节点模式。
[0053]当启动模式为单节点模式时，控制单元12用于控制处理主板11上每个处理单元(13?16)单独运行。具体地，在处理器启动前，实验装置的使用者操作控制单元12的模式选择组件51进行输入，模式选择组件51根据这个输入产生模式信号，这个模式信号就是对应单节点模式的一个二进制的信号，控制单元12通过与处理器之间的连接通路将这个模式信号传送给处理器，使得对应的二进制数值设置在处理器内部的一个存储单元中，从而设置处理器的启动模式。
[0054]在实际应用中，模式选择组件51通常采用拨码开关，实验装置的使用者拨动表面的键，可以使对应的引脚产生高电平或低电平信号;模式选择组件51还可以采用跳帽，用跳帽连接起来的两个针脚之间短路，以产生低电平信号，未用跳帽连接起来的两个针脚之间断路，以产生高电平信号。
[0055]如上所述，启动模式是一个二进制的数值，这里为了描述方便将单节点模式的数值指定为2比特的二进制数值:00。控制单元12的模式选择组件51包括硬件电路，根据使用者的输入，硬件电路会输出高电平信号和低电平信号，这个硬件电路输出的高电平信号代表二进制数值I，输出的低电平信号代表二进制数值O。硬件电路与处理器内部一个存储单元连接，存储单元把硬件电路输出的二进制信号对应的数值OO储存下来。从而实现控制单元12对处理器的启动模式设置。
[0056]控制单元12的任意一个上电开关(例如是K0)闭合时，对应的处理器CO接通电源。具体地，在该模式下，每个处理器(CO?C3)都被设置了数值为00的启动模式，处理器CO接通电源后，处理器CO读取存储单元中的启动模式数值00，处理器CO内的程序根据该数值将自身配置为独立运行，即只使用其所属的处理单元13中的资源(内存D0、基本输入输出系统闪存FO以及串行接口模块U0)，各个处理单元之间没有信息交互，也不能进行资源共享。同样地，闭合上电开关Kl或上电开关K2或上电开关K3时，可以使对应的处理器Cl、处理器C2、处理器C3接通电源，并且启动运行。这样，处理主板11上可以同时有一个或两个或三个或四个处理器运行，且各处理器之间没有信息交互。
[0057]在单节点模式下，各个处理器单独运行，当处理器采用龙芯3A处理器，由于龙芯3A处理器片内集成4个64位的四发射超标量GS464高性能处理器核，每个龙芯3A处理器单独运行时都可视为一个单芯片多处理器(Chip multiprocessors，简称为:CMP)或对称多处理器(Symmetrical multiprocessors，简称为:SMP)。
[0058]当启动模式为双节点模式时，控制单元12用于控制处理主板11上相连的处理单元两两组成处理单元组，处理单元组独立运行。例如，处理单元13和处理单元14通过它们内部的处理器(CO和Cl)相连，把这两个相连的处理单元组成一个处理单元组，剩余的处理单元15和处理单元16通过它们内部的处理器(C2和C3)相连，这两个相连的处理单元也组成一个处理单元组，如此形成的两个处理单元组各自独立运行。当然，处理单元组的组成不限于上面描述的组成，可以是任何两个相连的处理单元，但处理单元组的组成是在制作实验装置时就确定好的，在实验装置使用过程中可以不需要再进行修改。
[0059]具体地，在处理器启动前，实验装置的使用者操作控制单元12的模式选择组件51进行输入，模式选择组件51根据这个输入产生模式信号，这个模式信号就是对应双节点模式的一个二进制的信号，控制单元12通过与处理器之间的连接通路将这个模式信号传送给处理器，使得对应的二进制数值设置在处理器内部的一个存储单元中，从而设置处理器的启动模式。
[0060]如上所述，启动模式是一个二进制的数值，这里为了描述方便将双节点模式的数值指定为两个2比特的二进制数值:00和01。处理单元组里的两个处理器分别被指定为主处理器和从处理器，例如处理单元12和处理单元14形成的处理单元组中处理器CO被指定为主处理器，处理器Cl被指定为从处理器，可以将数值00设置在主处理器CO的存储单元中，将数值01设置在从处理器Cl的存储单元中。从而实现控制单元12对处理器的启动模式设置。
[0061]控制单元12的任意一个上电开关(例如是K0)闭合时，对应的处理器CO接通电源，同时与该处理器CO连接的同一个处理单元组中另一个处理器Cl也会接通电源，这种功能由控制单元上的硬件实现，实现方式为现有技术，在此不再赘述。具体地，在该模式下，每个处理单元组中的两个处理器被设置了不同的启动模式数值，处理器CO接通电源后，处理器CO读取存储单元中的启动模式数值00，同时处理器Cl接通电源后，处理器Cl读取存储单元中的启动模式数值01，处理器Cl通过与处理器CO的连接通路通知处理器CO其为从处理器，处理器Cl内的程序根据启动模式数值01将自身配置为从处理器并运行，而处理器CO内的程序根据该通知和启动模式数值OO将自身配置为主处理器并运行，运行后，两个处理单元(12和13)之间存在信息交互，且两个处理单元(12和13)的资源由两个处理器(CO和Cl)共享，从而实现处理单元11的独立运行。
[0062]同样地，闭合上电开关Kl也会使两个处理器(CO和Cl)都接通电源。闭合上电开关K2或上电开关K3时，可以使对应的处理器(C2或C3)接通电源，同时也使与该处理器连接的同一个处理单元组中另一个处理器接通电源，并且该处理单元里的两个处理器(C2或C3)按照各自的模式运行。这样，处理主板11上可以同时有一个或两个处理单元组运行，组内的两个处理器存在信息交互和资源共享，而各处理单元组之间没有信息交互。
[0063]当启动模式为四节点模式时，控制单元12用于控制处理主板11上的四个处理器协同运行。具体地，在处理器启动前，实验装置的使用者操作控制单元12的模式选择组件51进行输入，模式选择组件51根据这个输入产生模式信号，这个模式信号就是对应四节点模式的一个二进制的信号，控制单元12通过与处理器之间的连接通路将这个模式信号传送给处理器，使得对应的二进制数值设置在处理器内部的一个存储单元中，从而设置处理器的启动模式。
[0064]如上所述，启动模式是一个二进制的数值，这里为了描述方便将四节点模式的数值指定为四个2比特的二进制数值:00、01、10和11。将这四个数值分别设置在四个处理器的存储单元中，例如将数值00设置在主处理器CO的存储单元中，将数值01设置在主处理器Cl的存储单元中，将数值10设置在主处理器C2的存储单元中，将数值11设置在主处理器C3的存储单元中。从而实现控制单元12对处理器的启动模式设置。
[0065]控制单元12的任意一个上电开关(例如是K0)闭合时，对应的处理器CO接通电源，同时处理主板11上的其它处理器也都会接通电源，这种功能由控制单元上的硬件实现，实现方式为现有技术，在此不再赘述。具体地，在该模式下，各处理器的启动模式数值都不相同，接通电源后各处理器根据连接关系通知相连的处理器协同运行，各处理器内的程序根据这些通知和存储单元中的启动模式数值将自身设置为与其它处理器协同运行的模式，并运行，从而实现四个处理器协同运行。
[0066]同样地，闭合上电开关(Kl或K2或K3)会使对应的处理器(Cl或C2或C3)接通电源，同时也使处理主板11上其它的处理器一起接通电源，并且各处理器协同运行。各处理器之间存在信息交互，且通过软件设置可以使各处理器除了能访问自己所在处理单元的资源(内存、串行接口模块、B1S闪存)外，也能访问其它处理单元上的资源(内存、串行接口模块、B1S闪存)；当然为了简化控制方式，通过软件设置也可以使各处理器除了能访问自己所在处理单元的内存外，还能共享处理器CO所在处理单元13上的串行接口模块UO和B1S闪存F0，但不能共享其它处理单元(14?16)上的串行接口模块和B1S闪存。
[0067]本实施例提供的多处理器并行实验装置中，包括四个处理器，这四个处理器串联，并且首尾连接形成闭环，这样保证任何两个处理器之间都能相互传输信号，且该装置还包括控制单元，它与每一个处理器连接，用于给每个处理器设置启动模式，使处理器能根据该启动模式确定是否启动，由此可以选择处理主板上参与实验的处理器个数，从而保证实验的灵活性。
[0068]最后应说明的是:以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换;而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。
【主权项】
1.一种多处理器并行实验装置，其特征在于，包括处理主板和控制单元； 所述处理主板承载有四个处理单元，每个所述处理单元包括一个处理器，所述四个处理器串联，并且首尾连接形成闭环； 所述控制单元与每个所述处理器连接，用于在所述处理器启动前设置每个所述处理器的启动模式。2.根据权利要求1所述的多处理器并行实验装置，其特征在于，所述四个处理器均为龙芯3A处理器。3.根据权利要求2所述的多处理器并行实验装置，其特征在于，还包括四根8比特的HT总线，每个所述处理器包括16比特的HTO接口，所述HTO接口包括低8比特接脚和高8比特接脚； 两个所述处理器的连接包括:一个所述处理器的所述HTO接口中低8比特接脚通过所述HT总线与另一个所述处理器的所述HTO接口中高8比特接脚连接。4.根据权利要求1或2所述的多处理器并行实验装置，其特征在于，还包括四根以太网线和路由单元，每个所述处理单元还包括与所述处理器连接的以太网接口模块，每个所述以太网接口模块通过一根所述以太网线与所述路由单元连接。5.根据权利要求1所述的多处理器并行实验装置，其特征在于，每个所述处理单元还包括与所述处理器连接的内存、基本输入输出系统闪存以及串行接口模块。6.根据权利要求1所述的多处理器并行实验装置，其特征在于，所述控制单元包括模式选择组件，所述模式选择组件与每个所述处理器连接，所述模式选择组件接收到实验装置使用者的输入时，将产生的模式信号，传送给所述处理器以设置所述处理器的启动模式。7.根据权利要求1所述的多处理器并行实验装置，其特征在于，所述控制单元包括四个上电开关，每个所述上电开关与对应的一个所述处理器连接，所述上电开关闭合时，对应的所述处理器接通电源。
【文档编号】G06F9/38GK205644516SQ201620397391
【公开日】2016年10月12日
【申请日】2016年5月5日
【发明人】赵雪峰, 杜望宁, 张戈
【申请人】龙芯中科技术有限公司