专利名称：用于编码调制信号的并行数字化相关处理器的制作方法
技术领域：
本实用新型涉及在通信领域中的一种用于编码调制信号的并行数字化 相关处理器，特别适用于小型化编码调制信号连续波雷达中作视频信号数 字化处理装置。
背景技术：
目前，在国内编码调制信号连续波雷达中采用数字化相关解调处理尚 无先例。类似体制雷达都采用模拟相关处理的方法，其存在可靠性差、成 本高、难于调试等缺点，随着用户对通信信号的要求，因此迫切需要解决 数字化相关处理的关键技术，以提高设备的性能。 发明内容本实用新型所要解决的技术问题就是提供一种用于编码调制信号的并 行数字化相关处理器，该处理器可以代替传统的模拟相关处理器，在编码 调制信号中完成视频信号的数字化相关处理，将视频回波信号与分路后的 编码信号进行并行相关运算，完成雷达回波视频信号的相关解调。本实用 新型还具有可靠性高、成本低、体积小、应用广泛等特点。本实用新型所要解决的问题是这样实现的它包括数据读取模块l、数据缓冲模块2、编码分路模块3、累加器模块4、增益控制模块5、时序控制模块6、数据输出模块7、电源17，所述 的数据读取模块1的出端通过数据线依次串接数据缓冲模块2、累加器模块 4、增益控制模块5后与数据输出模块7的入端连接，累加器模块4另一输 入端与编码分路模块3的出端连接，时序控制模块6的三个出端分别与数 据缓冲模块2、编码分路模块3、数据输出模块7的时序入端并接，时钟 CLK分别与编码分路模块3、累加器模块4的时钟入端并接，电源17出端 +V电压端分别与各模块相应电源端连接。本实用新型累加器模块4包括数据读取锁存器8、数据变换器9、加法 器10、数据输出锁存器11、计数器12，所述的数据读取锁存器8入端1脚 通过数据线与数据缓冲模块2的出端连接，数据读取锁存器8的出端2脚 通过数据线依次串接数据变换器9、加法器IO、数据输出锁存器ll各入出 端1 、 2脚后与增益控制模块5的入端连接，数据变换器9的入端3脚与编 码分路模块3的出端连接，时钟CLK分别与数据读取锁存器8、加法器10 的各3脚及计数器12的1脚并接，计数器12出端2脚与数据输出锁存器11的入端3脚连接，数据读取锁存器8、数据变换器9、加法器10、数据 输出锁存器11、计数器12的各入端5脚分别与电源17的出端+V电压端并 接、各入端6脚与地端并接。本实用新型编码分路模块3包括编码产生模块13、编码移位模块14、 编码缓冲模块15、编码选择模块16，所述的编码产生模块13的出端2脚 通过数据线依次串接编码移位模块14、编码缓冲模块15、编码选择模块16 各入出端1、 2脚后与累加器模块4入端连接，时钟CLK分别与编码产生 模块13、编码移位模块14、编码缓冲模块15、编码选择模块16的各入端 3脚并接，编码选择模块16的入端4脚与时序控制模块6的出端连接，编 码产生模块13、编码移位模块14、编码缓冲模块15、编码选择模块16各 入端5脚分别与电源17的出端+V电压端并接、各入端6脚与地端并接。本实用新型相比背景技术具有如下优点1、 本实用新型采用编码分路模块3、累加器模块4完成了编码调制信 号连续波雷达的并行数字化相关解调，提高了相关解调性能。2、 本实用新型各部件采用一片集成电路制作，具备高可靠、成本低等 优点。
图1是本实用新型电原理方框图。图2是本实用新型累加器模块4的电原理图。图3是本实用新型编码分路模块3的电原理图。
具体实施方式
参照图1至图3，本实用新型由数据读取模块1、数据缓冲模块2、编 码分路模块3、累加模块4、增益控制模块5、时序控制模块6、数据输出 模块7、电源17组成，如图1所示，实施例按图l连接线路。数据读取模 块l其作用是读取雷达回波视频数据，并发送到数据缓冲模块2。数据缓冲 模块2其作用是接收数据读取模块1的数据，缓冲存储一定数量的数据后， 发送到累加器模块4，缓冲数量由时序控制模块6进行设置。编码分路模块 3其作用是将本地编码分路为各种状态的编码，相邻的编码序列间相差一个 码元，并在时序控制模块6的控制下送出选定的码序列至累加器模块4。累 加器模块4其作用是根据当前编码分路模块3的输入编码值，对输入数据 进行累加，即当编码值为逻辑'r时，累加器进行加法运算，反之编码值 为逻辑'0'吋，累加器进行减法运算，完成一定数量的累加运算后将累加 结果送给增益控制模块5。增益控制模块5其作用是对累加器模块4的累加结果进行幅度调整，并将最终结果截取为6位的数据，送给数据输出模块7。数据输出模块7其作用是在时序控制模块6的控制下将数据送出。本实用新型累加器模块4由数据读取锁存器8、数据变换器9、加法器 10、数据输出锁存器ll、计数器12组成，如图2所示，实施例按图2连接 线路。数据读取锁存器8其作用是在时钟同步作用下，锁存输入数据，并 输出至数据变换器9;数据变换器9其作用是根据编码输入的逻辑值对输入 信号进行处理，如果当前编码输入端为逻辑'0'，则直接将数据送出，如 果当前编码输入端为逻辑"'，则将数据的全部位取反加1得到转换后的 数据，并送出至加法器10;加法器10其作用是对输入的数据进行加法运算； 数据输出锁存器11其作用是在计数器12输出脉冲的上升沿将加法器的输 入数据锁存输出；计数器12其作用是对输入时钟进行计数，当计数器计数 值到124时，就输出一个脉冲至数据输出锁存器11。本实用新型累加器模 块4其简要工作原理如下:在时钟CLK同步控制下读取并锁存输入的数据， 并根据编码输入的逻辑值对输入数据进行处理，完成了输入数据和编码序 列的相乘，在计数器控制下完成124次的数据累加后就完成了一次数据的 累加工作，最后通过数据输出锁存器送出。本实用新型编码分路模块3由编码产生模块13、编码移位模块14、编 码缓冲模块15、编码选择模块16组成，如图3所示，实施例按图3连接线 路。编码产生模块13其作用是产生31位的伪随机编码并送至编码移位模 块14;编码移位模块14其作用是在每一个时钟上升沿对输入的编码序列进 行移位，并形成31个不同状态的编码序列，送给编码缓冲模块15;编码缓 冲模块15其作用是在时钟同步下，将编码移位模块14的输入数据锁存输 出至编码选择模块16;编码选择模块16其作用是根据时序控制模块6的输 入编码选择数据对编码序列进行选择，选择出一路编码序列送出至累加器 模块4。本实用新型编码分路模块3其简要工作原理如下产生31位伪随 机编码序列，将该序列进行31次移位形成独立的具有31个不同状态的编 码序列组，并根据时序控制模块6的输入控制选择出对应的编码序列。本实用新型电源17作用提供各部件直流工作电压，输出+V电压为 1.2V，采用市售PTH03060型集成电源制作。本实用新型的简要工作原理对输入的数据进行缓冲，在时序控制模 块6的统一控制下分别将编码分路模块3产生的不同状态的31位编码与输 入数据进行相乘累加运算，累加运算完成后对数据的位宽进行增益调整， 将其调整为16位宽的标准数据流输出，这样就完成了编码调制信号雷达的并行数字化相关处理。实施例本实用新型数据读取模块1、数据缓冲模块2、编码分路模块3、 累加器模块4、增益控制模块5、时序控制模块6、数据输出模块7各电路 模块均采用自制集成电路制作，安装结构是把图1至图3中各电路部件固 化在市售EP2S130F1020I4型FPGA芯片中，完成本实用新型的功能，具有 可靠性高、成本低、体积小等优点。
权利要求1、一种用于编码调制信号的并行数字化相关处理器，它包括数据读取模块(1)、数据缓冲模块(2)、增益控制模块(5)、时序控制模块(6)、数据输出模块(7)、电源(17)，其特征在于还包括编码分路模块(3)、累加器模块(4)，所述的数据读取模块(1)的出端通过数据线依次串接数据缓冲模块(2)、累加器模块(4)、增益控制模块(5)后与数据输出模块(7)的入端连接，累加器模块(4)另一输入端与编码分路模块(3)的出端连接，时序控制模块(6)的三个出端分别与数据缓冲模块(2)、编码分路模块(3)、数据输出模块(7)的时序入端并接，时钟CLK分别与编码分路模块(3)、累加器模块(4)的时钟入端并接，电源(17)出端+V电压端分别与各模块相应电源端连接。
2、 根据权利要求1所述的用于编码调制信号的并行数字化相关处理 器，其特征在于累加器模块(4)包括数据读取锁存器(8)、数据变换器(9)、加法器(10)、数据输出锁存器(11)、计数器(12)，所述的数据读 取锁存器(8)入端1脚通过数据线与数据缓冲模块(2)的出端连接，数 据读取锁存器(8)的出端2脚通过数据线依次串接数据变换器(9)、加法 器(10)、数据输出锁存器(11)各入出端l、 2脚后与增益控制模块(5) 的入端连接，数据变换器(9)的入端3脚与编码分路模块(3)的出端连 接，时钟CLK分别与数据读取锁存器(8)、加法器(10)的各3脚及计数 器(12)的1脚并接，计数器(12)出端2脚与数据输出锁存器(11)的 入端3脚连接，数据读取锁存器(8)、数据变换器(9)、加法器(10)、数 据输出锁存器(11)、计数器(12)的各入端5脚分别与电源(17)的出端 +V电压端并接、各入端6脚与地端并接。
3、 根据权利要求1或2所述的用于编码调制信号的并行数字化相关处 理器，其特征在于编码分路模块(3)包括编码产生模块(13)、编码移 位模块(14)、编码缓冲模块(15)、编码选择模块(16)，所述的编码产生 模块(13)的出端2脚通过数据线依次串接编码移位模块(14)、编码缓冲 模块(15)、编码选择模块(16)各入出端l、 2脚后与累加器模块(4)入 端连接，时钟CLK分别与编码产生模块(13)、编码移位模块(14)、编码 缓冲模块(15)、编码选择模块(16)的各入端3脚并接，编码选择模块(16) 的入端4脚与时序控制模块(6)的出端连接，编码产生模块(13)、编码 移位模块(14)、编码缓冲模块(15)、编码选择模块(16)各入端5脚分 别与电源(17)的出端+V电压端并接、各入端6脚与地端并接。
专利摘要本实用新型公开了一种用于编码调制信号的并行数字化相关处理器，它涉及通信领域中对编码调制信号的并行相关解调处理器。它由数据读取模块、数据缓冲模块、编码分路模块、累加器模块、增益控制模块、时序控制模块和数据输出模块等部件组成。它能实现对编码调制雷达回波视频信号的并行数字化相关处理。本实用新型具有可靠性高、成本低、体积小等优点，特别适用于小型化编码调制信号连续波雷达中作视频信号数字化处理装置。
文档编号H03M3/00GK201345644SQ200920101768
公开日2009年11月11日 申请日期2009年3月9日 优先权日2009年3月9日
发明者兵 刘, 季娇若, 张红旗, 赵向阳, 赵锦华, 镜 陈, 马瑞平, 高跃清 申请人:中国电子科技集团公司第五十四研究所