专利名称：测定器的制作方法
技术领域：
本发明涉及一种具有串行传送方式的测定器，特别涉及一种于复数个模块与控制器之间通过串行传送方式实行数据转送的测定器。
背景技术：
于测定LSI或TFT阵列等的半导体装置的各特性的测定器中，被测定信号输入数较多，为综合所测定的数据并加以解析，如参考文献1揭示的技术，较多的是采用将模拟数字转换(ADC)模拟测定以及测定值，实行向数字数据转换的模块与实行数据处理·解析以该模块所获得的数字数据的控制器部分分离的结构。
图2表示具有分离为模块230、231、232以及控制器220的结构的代表性测定器。图中表示构成要素的连接的线中，实线(263、264、265)表示数据线，双线(250、251)表示并行总线。来自半导体的小晶片或TFT阵列等测定对象210的信号连接于各模块230、231、232。各模块230、231、232经由并行总线251连接于控制器220中的存储器221。另外，仲裁器200也连接于并行总线251。控制器220含有存储器221与处理器222，存储器221与处理器222通过并行总线251而得以连接。
继而，说明图2的测定器的动作。首先，如果自测定对象210输入模拟信号到模块230、231、232，则于模块230、231、232实行模拟数字转换(ADC)。经转换的数字数据经由数据总线251转送到控制器220。此时，如果复数个模块同时于并行总线251实行数据输出，则会于并行总线251上产生数据冲突，无法实行正确的数据转送。
因此，于图2的系统中，通过仲裁器200实行转送时序的调整。即，实行转送的模块230于实行数据转送前将转送要求信号输出到仲裁器200。接收转送要求信号的仲裁器200判断并行总线是否处于使用中，如果为未使用状态，则对于模块230输出许可信号。接收许可信号的模块230经由并行总线251将数字数据转送到控制器220上的存储器221。如果转送结束，则模块230将转送结束信号输出到仲裁器200。仲裁器200保留来自其他模块231、232的转送要求直至其接收该转送结束信号为止。
以此方式将所有模块230、231、232的数据依序转送到存储器221。其后，处理器222读取存储器221的数据，实行平均化、相关度的判定、合格品判定等测定数据的数据处理。
专利文献1日本专利特开2001-52281号公报[发明所欲解决的问题]但是，如果如图2所示，经由并行总线251实行模块230、231、232与控制器220之间的数据转送，则因无法自复数个模块同时实行数据转送，故而会产生数据转送等待的时间。因测定器一般以相同时序采样来自测定对象210的信号的情形较多，故而各模块实行数据转送要求的时序集中于同时期的情形较多。因此，如果转送等待时间变长，则测定整体所必须的时间也会增加。作为该对策，考虑到利用数据转送速率较高的总线，但如果提高数据转送速率，则会产生无法忽视并行总线251的各数据线的传送延迟量的差(滞后)的影响的问题。再者，于图2的系统中，因需要仲裁器200，故而存在测定器的构成变得较复杂的问题。
发明内容
本发明可通过一种测定器而解决上述问题，该测定器具有复数个模块，其具有并串行转换机构，控制器，其具有复数个串并行转换机构以及复数个FIFO存储器，以及串行总线，其分别连接上述各模块与上述各并串行转换机构。
于各模块以及控制器间设置串行总线，实行串行转送，进而可于各模块以及控制器间同时转送。另外，通过于控制器侧设置FIFO存储器，即使测定数据同时转送到控制器侧，在控制器侧也不会产生数据冲突。
通过本发明可提供一种测定器，其以简单的装置构成到获得测定结果所需要的时间较短。
图1为本发明的实施例的测定器的概要构成图。
图2为先前技术的测定器的概要构成图。
图3为时钟脉冲埋入型转换方式的说明图。
具体实施例方式以下，参照图式，就本发明的适宜的实施形态的测定器加以详细说明。以下参照的图中，实线表示数据线(163、164、165)或串行总线(160、161、162)，双线表示并行总线(170、171等)。
图1为本发明的测定器的概要构成图。本测定器包含三个模块130、131、132，其连接于测定对象110，以及控制器120，其通过串行总线160、161、162与各模块130、131、132相连接。各模块130、131、132内置ADC(未图示)与转换并行信号为串行信号的转换器135、136、137，各转换器135、136、137的输出连接于串行总线160、161、162。另外，控制器120包含转换器140、141、142，其转换串行信号为并行信号，先进先出存储器(FIFO存储器)150、151、152，其通过各并行总线172、173、174连接于转换器140、141、142，存储器121，其通过并行总线171与各FIFO存储器150、151、152连接，以及处理器122，其通过并行总线170与存储器121连接。另外，本实施例中模块数为三个，但也可为两个，也可为四个以上。另外，测定对象110可为连接于IC晶片或TFT阵列等被测定装置的如电流计或电荷量计等的测定装置，也可为如电压探针或压电元件等的测定元件，测定对象的数量也可为复数个。另外，于来自测定对象100的测定信号为数字信号的情形时，无需于模块130、131、132内部设置ADC。
继而，说明图1的测定器的动作。如果自测定对象110输入模拟测定信号到模块130、131、132，则通过模块130、131、132内部的ADC将模拟测定信号转换为并行信号(数字值)。通过转换器135、136、137将经转换的并行信号转换为串行信号，向控制器120实行数据转送。因各模块130、131、132与控制器120间分别设置有串行总线，故而即使其他模块为数据转送中的状态，也可开始数据转送。于本实施例中，为提高数据转送的可靠性，实行差动信号的数据转送，但于传送路径较短的情形时或使用传送特性较好的电缆的情形时，也可实行单端信号的数据转送。接收来自模块130、131、132的数据的控制器120的转换器140、141、142将串行信号转换为并行信号，于FIFO存储器150、151、152存储数据。依序读出所存储的数据，以预先决定的格式记录于存储器121上。处理器122读取存储器121上的数据，实行平均化、相关度计算、合格品判定等处理，并输出测定结果。
另外，于并非仅自模块130、131、132实行向控制器120的数据转送，也必须如模块控制程序的转送般，自控制器120实行向模块130、131、132的数据转送的测定器中，以可串行-并行信号转换、也可并行-串行信号转换的转换器构成转换器135、136、137、140、141、142即可。
然而，于控制器120与模块130、131、132间的串行数据转送中，一般会与转送数据本身一起传送表示数据发送的时序的时钟脉冲。例如，于发送数据列「1010111000」的情形时，传送图3(a)般的时钟脉冲与数据信号。于图中纵轴为电压，横轴表示时间。于各时钟脉冲上升时，电压如果为High电平则表示数据值1，如果为Low电平则表示数据值0。
如图3(a)所示，如果采用分开发送时钟脉冲信号与数据信号的传送方式，则时钟脉冲信号与数据信号经过不同的传送路径而传送，故而两信号的传送延迟时间会产生差(滞后)。该传送延迟时间的差于时钟脉冲频率较低时或传送路径较短时并无较大问题，但为提高传送速度而提高时钟脉冲频率时则变为无法忽视的量。另外，自图3(a)的数据信号的信号波形也可知，如果持续相同数据值，则数据信号维持固定电压，故而数据信号的频率变低，如果相异的数据值交互连续，则数据信号的频率变高。因此，存在数据信号的信号路径要求跨越非常广的频率具有均一且良好的传送特性的问题。
因此，于本实施例中采用时钟脉冲埋入型转换方式。所谓时钟脉冲埋入型转换方式指将特定的数据行转换为包含0与1的特定图案实行数据转送的方式。进而，即使不传送时钟脉冲信号，也可恢复数据，因此即使转送速度提高也不会产生传送延迟时间的问题。另外，即使于相同数据值连续的情形时也不会降低数据信号的频率，故而可停留传送频率带于固定范围。
图3(b)表示最简单的时钟脉冲埋入型的实例。于该实例中，数据值为1时转换为「10」(即自High到Low)的信号，数据值为0时，转换为「01」(即自Low到High)的信号。自图3(b)可知，转换后的数据信号于1时钟脉冲内必定为High电平与Low电平的两种状态，故而即使无时钟脉冲信号，于接收侧也可恢复数据值。另外，可知转换后的信号的频率位于时钟脉冲频率至其一半的频率带域内。
如此，如图3(b)所示，仅通过将1bit的数据值转换为2bit的数据，信息量即可成倍，故而以3bit到8bit左右的数据列单位利用考虑到出现频率的转换平台实行转换者效率较好。作为代表性的转换方法，存有如日本专利特开昭59-10056号公报中揭示的所谓8B/10B转换方式。于本实施例的测定器中，作为时钟脉冲埋入型转换也采用有8B/10B转换。在8B/10B转换方式中，因将8比特的数据应用于10比特的数据而转送，故而传送效率降低20％，但因可将8比特中256信道的组合通过10比特中1024信道的组合而表现，故而可选择0与1良好混合的较平衡的数据列，表现数据。该8比特数据与10比特数据的转换平台通过8B/10B而规定。因可通过1024信道的组合表现8比特数据，故而可将剩余的组合使用于数据以外的例如表现封包的中断等特殊用途。转换平台中已规定数种特殊文字，于8B/10B转换中未规定的剩余组合于接收侧识别为非法文字，进而可实行传送错误测定。
权利要求
1.一种测定器，其特征在于含有复数个模块，其具有并串行转换机构，控制器，其具有复数个串并行转换机构以及复数个FIFO存储器，以及串行总线，其分别连接上述各模块与上述各并串行转换机构。
2.如权利要求1所述的测定器，其中上述串并行转换机构为时钟脉冲埋入型转换机构。
3.如权利要求1所述的测定器，其中传过上述串行总线的信号为差动信号。
4.如权利要求1所述的测定器，其中上述控制器进而含有处理器，以及存储器，其连接于上述处理器以及上述FIFO。
5.如权利要求1所述的测定器，其中上述模块进而含有串并行转换机构，且上述控制器进而含有并串行转换机构。
全文摘要
本发明的目的在于通过以简单的装置构成高速地实行模块与控制器之间的数据转送，从而缩短到获得测定结果的时间。上述问题可通过一种测定器而得以解决，该测定器具有复数个模块，其具有并串行转换机构，控制器，其具有复数个串并行转换机构以及复数个FIFO存储器，以及串行总线，其分别连接上述各模块与上述各并串行转换机构。
文档编号G08C19/16GK1670782SQ20041010155
公开日2005年9月21日 申请日期2004年12月23日 优先权日2004年3月18日
发明者大谷卓也 申请人:安捷伦科技公司