专利名称：半导体存储设备的制作方法
技术领域：
本发明涉及半导体存储设备，具体地，涉及允许从存储单元高速读取信息的半导体存储设备。
近年来，一直期望能够出现运算速度超过100MHz的快速微处理器。随着微处理器运算速度的加快，也需要与微处理器安装于同一芯片的ROM和快速存储器的速度越来越快。为自定义一芯片，通常将这种ROM和快速存储器安装于该芯片上。
此外，也要求存储器容量随着近来微处理器功能的增强而增加。
在这一背景下，一直在进行积极的研究和开发活动，以实现能够快速读取操作的大容量的半导体存储设备。例如，已提出了基于等级位线的半导体存储器设备。
M.Hiraki等人(ISSCC技术论文摘要，116-117，453页1999年2月)公开了基于等级位线方法的半导体存储器设备。
然而，根据前述类型的半导体存储设备，在完成对主位线和次位线的预充电后，需进行积分运算，以检测主位线上的电压和互补主位线上的电压之差。由此，为从存储单元读取信息，需要一时间段(tPRC＋tInteg)，该时间段为需要用来预充电该主位线和次位线的时间(即，tPRC)和需要用来检测电压差的时间(即tInteg)的总和。这就为快速从存储单元读取信息的实现带来了困难。
于是，鉴于上述的问题，本发明的目的在于提供一种能够从存储单元高速读取信息的半导体存储器设备。
根据本发明的半导体存储器设备包括具有第一输入节点和第二输入节点用于检测第一输入节点上的电压和第二输入节点上的电压之差的差分检测放大器；用于提供根据从存储单元读取的信息而改变的电压的信息读取部分，该电压被提供给第一输入节点；用于向第二输入节点提供基准电压的基准部分；用于控制该差分检测放大器、信息读取部分、和基准部分的控制部分，其中，信息读取部分包括连接于所述第一输入节点的主位线；选通门；通过该选通门连接于该主位线的次位线；连接于该次位线并根据字线上的电压选择性地被激活的存储单元；用于将第一输入节点和主位线预充电至第一电压的预充电部分；用于将次位线重置到低于第一电压的第二电压的重置部分，其中，该控制部分控制预充电部分、重置部分和选通门，使得在预充电第一输入节点和主位线至第一电压且次位线被重置到第二电压后，在第一输入节点和主位线预充的部分电荷重新分配到该次位线。从而就实现了上述的目的。
该信息读取部分还可包括连接于主位线的第一电容；连接于次位线的第二电容。
在第一输入节点和主位线上预充的电荷被重新分配后，在次位线上的电压可能会等于或小于1V。
所述基准部分可包括连接于第二输入节点的互补主位线；用于将第二输入节点和互补主位线预充电至第三电压的预充电部分，其中，该第三电压等于第一电压和一预定比率相乘所得的电压。
该基准部分可通过使用基准单元输出基准电压，所述基准单元的电流性能基本上是存储单元的电流性能的一半。
所述差分检测放大器可通过检测积分检测第一输入节点上的电压和第二输入节点上的电压之差。
在该第一输入节点和主位线上预充的部分电荷被重新分配给次位线时，可开始进行检测积分。
根据本发明的另一种半导体存储器设备包括具有第一输入节点和第二输入节点用于检测第一输入节点上的电压和第二输入节点上的电压之差的差分检测放大器；连接于第一输入节点的主位线；连接于第二输入节点的互补主位线；用于将该主位线和互补主位线预充电至第一电压的预充电部分；沿一方向排列的多个子阵列，所述主位线和互补主位线沿该方向延伸；用于控制该差分检测放大器、预充电部分、和该多个子阵列的控制部分，其中，该多个子阵列的每一个包括用于选择性地将该主位线连接到多条次位线的一条并选择性地将互补主位线连接到多条互补次位线的一条的选通门部分；重置部分，用于将该多条次位线重置到低于第一电压的第二电压，选择性地释放对该多条次位线的一条的重置，将该多条互补次位线重置为第二电压，并选择性地释放对该多条互补次位线的一条的重置；包括多个存储单元的存储单元阵列；包括多个基准单元的基准单元阵列，其中，该多个存储单元的每一个都选择性地根据在多条字线的相应一条字线上的电压而被激活，且该多个基准电压的每一个都根据在基准字线上的电压而选择性地被激活；该多个存储单元的至少一个和多个基准单元的至少一个与该多条次位线的每一条相连接；该多个存储单元的至少一个和多个基准单元的至少一个与该多条互补次位线的每一条相连接；且控制部分控制预充电部分和该多个子阵列，使得在主位线和互补主位线被预充电为第一电压且之前该多条次位线和多条互补次位线被重置为第二电压，并选择性地释放和重置该多条次位线的一条和多条互补次位线的一条之后，主位线上预充的部分电荷被重新分配到解除重置的次位线上，互补主位线上预充的部分电荷被重新分配到解除重置的互补次位线上。由此，就实现了上述的目的。
控制部分可以控制多个子阵列以维护至少一条次位线的重置状态，该至少一条次位线与电荷被从主位线重新分配到的那条次位线相邻，并维护至少一条互补次位线的重置状态，该至少一条互补次位线与电荷被从互补主位线重新分配到的那条互补次位线相邻。
根据本发明的另一半导体存储设备包括具有一第一输入节点和第二输入节点的差分检测放大器，用于检测第一输入节点上的电压和第二输入节点上的电压之差；一连接于该第一输入节点的主位线；一连接于第二输入节点的互补主位线；一将主位线和互补主位线预充电至第一电压的预充电部分；沿主位线和互补主位线延伸的方向排列的多个子阵列；用于控制差分检测放大器、预充电部分和多个子阵列的控制部分，其中所述多个子阵列的每一个包括用于选择性地将主位线连接到多条次位线中的一条及选择性地将互补主位线连接到多条互补次位线中的一条的选通门部分；用于将多条次位线重置为低于第一电压的第二电压的重置部分，选择性地释放对该多条次位线的一条的重置，选择性地将该多条互补次位线重置为第二电压，及选择性地释放对该多条互补次位线的一条的重置；包括多个存储单元的存储单元阵列，其中该多个存储单元的每一个根据在多条字线的相应一条字线上的电压选择性地被激活；该多个存储单元的至少一个连接到多条次位线的每一条；该多个存储单元的至少一个连接到该多条互补次位线的每一条；且所述控制部分控制预充电部分和多个子阵列，以使在多个主位线和多个互补主位线被预充电为第一电压且之前多条次位线和多条互补次位线被重置为第二电压，并选择性地释放对该多条次位线的一条和该多条互补次位线的一条的重置后，在主位线上预充电的部分电荷被重新分配到解除重置的次位线，及在互补主位线上预充电的部分电荷被重新分配到解除重置的互补次位线。结果，就实现了上述的目的。
控制部分可包括多个子阵列以维护至少一条次位线的重置状态，该至少一条次位线与电荷被从主位线重新分配到的那条次位线相邻，并维护至少一条互补次位线的重置状态，该至少一条互补次位线与电荷被从互补主位线重新分配到的那条互补次位线相邻。
图1为示出根据本发明的例1的半导体存储设备100的结构的图。
图2为示出半导体存储设备100的操作的时序图。
图3为结构性地示出半导体存储设备100的操作的图。
图4为结构性地示出传统半导体存储设备的操作的图。
图5为示出根据本发明例2的半导体存储设备200的结构的图。
图6为示出半导体存储设备200的操作的时序图。
以下，将参考这些图来描述本发明的实例。(例1)图1示出根据本发明例1的半导体存储设备100的结构。半导体存储设备100可以为，例如，一非易失性的半导体存储设备。
半导体存储设备100包括一差分检测放大器9，其具有一为输入节点9 a形式的第一输入节点，和为输入节点9b形式的第二输入节点。该差分检测放大器9通过检测输入节点9a上的电压和输入节点9b上的电压之差确定从存储单元1读取的信息值。例如，如果输入节点9a上的电压和输入节点9b上的电压之差大于预定门限电压，则差分检测器确定从存储器读取的信息值为“1”，否则，确定从存储单元读取的该信息值为“0”。
半导体存储设备100包括用于向输入节点9a提供一根据从存储单元1读取的信息变化的电压的信息读取单元110a；用于向输入节点9b提供基准电压的基准部分110b；用于控制该差分检测放大器9、信息读取部分110a和基准部分110b的控制部分140。
信息读取部分110a包括一连接到输入节点9a的主位线MBL；一通过选通门4a连接到主位线MBL的次位线SBL；一连接到次位线SBL且根据字线WL上的电压选择性地被激活的存储单元1；一预充电部分120a，用于将输入节点9a和主位线MBL预充电为一定义第一电压的供应电压Vdd；一重置部分130a，其用于将次位线SBL重置为定义第二电压的地电压VSS。
选通门信号SG为高电平时，选通门4a打开，选通门信号SG为低电平时，选通门4a关闭。选通门信号SG从控制部分140提供给选通门4a。
预充电部分120a包括Pch晶体管6a。Pch晶体管6a的一个接线端连接到一供应电压Vdd。Pch晶体管6a的另一个接线端连接到主位线MBL。预充电信号/PRC为高电平时，Pch晶体管6a截止，而预充电信号/PRC为低电平时，Pch晶体管6a导通。结果，当预充电信号/PRC为低电平时，输入节点9a和主位线MBL被预充电为供应电压Vdd。预充电信号/PRC被从控制部分140提供到预充电部分120a。
重置部分130a包括Nch晶体管2a。该Nch晶体管2a的一个接线端连接到一次位线SBL，其另一接线端连接到地电压VSS。重置信号RS为高电平时，Nch晶体管2a导通，而当重置信号RS为低电平时，Nch晶体管2a截止。结果，当重置信号RS为高电平时，次位线被重置为地电压VSS。重置信号RS被从控制部分140提供给重置部分130a。
电容5a连接至主位线MBL。这里，假定电容5a包括主位线MBL本身的杂散电容。电容3a连接至次位线SBL。这里，假定电容3a包括次位线本身的杂散电容。
基准部分110b包括连接于输入节点9b的互补主位线/MBL；通过选通门4b连接到互补主位线MBL的互补次位线/SBL；一基准单元10，其连接到互补次位线/SBL，并基于基准字线DWL上的电压选择性地被激活；一预充电部分120b，用于将输入节点9b和互补主位线/MBL预充电至定义所述第一电压的供应电压Vdd；一用于将互补次位线/SBL重置为定义第二电压的地电压VSS的重置部分130b。这里，地电压VSS低于供应电压Vdd。
选通门4b、预充电部分120b和重置部分130b的结构与选通门4a、预充电部分120a和重置部分130a的结构相同。
调节基准单元10的电流性能以使其基本为存储单元1的电流性能的一半。例如，基准单元10可以为包括一浮栅的存储单元，所述浮栅不包括电子且其通道宽度基本为存储单元1的1/2。
可不应用基准单元10，而将预充电部分120b布置为使输入节点9b和互补主位线/MBL预充电为一电压，该电压由供应电压Vdd和一预定比率α(这里，0＜α＜1)的乘积而得。借助于这样一种结构，预充电部分120b还可向输入节点9b提供一基准电压。
电容5b连接至互补主位线/MBL。这里，假设电容5b包括互补主位线MBL本身的杂散电容。电容3b连接至互补次位线/SBL。这里，假定电容3a包括互补次位线本身的杂散电容。
图2示出半导体存储设备100的操作。
在起始状态，重置信号RS处于高电平；预充电信号/PRC处于低电平；选通门信号SG处于低电平；字线WL和基准字线DWL处于低电平。
结果，在信息读入部分110a，输入节点9a和主位线MBL被预充电为供应电压Vdd，而次位线SBL被重置为地电压VSS。类似地，在基准部分110b，将输入节点9b和互补主位线/MBL被预充电至供电电压Vdd，互补次位线/SBL重置为地电压VSS。
接着，重置信号RS由高电平转换到低电平，预充电信号/PRC由低电平转换到高电平。而且，根据输入的地址信号(未示出)所选择的选通门信号SG、字线WL及基准字线DWL被激活。本例中，假定根据地址信号选择了图1所示的选通门信号SG、字线WL及基准字线DWL。图2所示，选通信号SG、字线WL及基准字线DWL均由各自的低电平跳转到各自的高电平。
以下，描述存储单元中存储1的信息值为“1”时，半导体存储设备100的操作。这里，存储单元1中没有电流流过的状态定义为“1”。
当存储单元1中存储的信息值为“1”时，存储单元1中没有电流流过。如果选通门4a被激活，则主位线MBL和次位线SBL彼此电连接。结果，在连接到主位线MBL的电容5a上的部分电荷经由选通门4a迁移到与次位线SBL相连的电容3a(电荷重分配)。结果，次位线SBL上的电压逐渐升高。
次位线SBL上的电压VSBL在电荷重分配后可根据如下等式1计算VSBL＝{Cm/(Cs＋Cm)}Vdd等式(1)式中，Gm代表电容5a的电容值，Cs代表电容3a的电容值。
电压VSBL等于根据电容值Cm、Cs对供电电压Vdd进行电容分割所得的电压。
次位线SBL上的电压稳压至电压VSBL所需的时间基于一时间常量来确定，该事件常量基于电容5a、3a的串联电容值以及选通线4a的阻抗来确定。
最好，次位线SBL上的电压VSBL在电荷重分配后等于或小于1伏，因为在通常的异或类型快速存储器及类似存储器的情况下，必须避免读干扰，尽管在没有读干扰的情况下并非如此。
这里，假设电压VSBL约为1伏；选通门4a的高电平等于或大于2.5V；选通门4a的门限电压约为0.5V，电容5a上的电荷可充分地通过选通门4a。结果，电容5a上的电荷可以在电容5a和3a间完全被重新分配。
由等式1可见，可通过调节电容值Cm和Cs间的比例来容易地调节电压VSBL的值。或者，也可通过改变供电电压Vdd的电平来调节电压VSBL的值。
参考图2，在存储单元1中存储的信息值为“1”的情况下，主位线MBL上的电压转换图示为MBL“1”。在存储单元1中存储的信息值为“1”的情况下，次位线SBL上的电压转换图示为SBL“1”。
以下描述在存储单元1中存储的信息值为“0”时，半导体存储设备100的操作。
在存储单元1中存储的信息值为“0”的情况下，当存储单元1激活时，从存储单元1到地电压VSS有电流流过。因为选通门4a和字线(WL)实际上是同时被激活，电容3a上所充的电荷通过存储单元1被释放，与上述电荷的重新分配同时进行。因而，在电荷重分配后，次位线SBL上所能达到的电压低于根据等式1所得的电压VSBL。结果，在电荷重分配后，主位线MBL上所能达到的电压也低于在存储单元1中存储的信息值为“1”的情况下的电压。
参照图2，在存储单元1中存储的信息值为“0”时，主位线MBL上的电压转换示为MBL“0”。在存储单元1中存储的信息值为“0”时，次位线SBL上的电压转换示为SBL“0”。
互补主位线/MBL上的电压转换介于当存储单元1中存储的信息为“1”时，主位线MBL的电压转换和当存储单元1中存储的信息为“0”时，主位线MBL的电压转换之间。这是因为，如上所述，预先对基准单元10的电流性能进行了调节，使得其基本上为存储单元1的电流性能的一半。
差分检测放大器9响应于使能信号SAE而被激活。当主位线MBL上的电压和互补主位线/MBL上的电压之差足够大时，差分检测放大器9输出的信息指示由存储单元1读出的信息值为“1”还是“0”。
在如图1所示的实例中，差分检测放大器9为一CMOS锁存型的差分检测放大器。CMOS锁存型差分检测放大器适合用作差分检测放大器9，因为它能够在一宽电压范围内快速地进行操作，所需的布局区域小，且有高的驱动性能。然而，差分检测放大器9并不局限于这种类型的差分检测放大器，而是可以为任一类型的差分放大器。如差分检测放大器9可以为电流驱动类型的差分放大器。
图3示意性地示出了半导体存储设备100的操作。在以下的描述中，假定存储单元1中存储的信息值为“0”，对信息读取部分110a的操作进行描述。基准部分110b的操作与信息读取部分110a的操作类似。
图3中，每个槽代表信息读取部分110a中的一个元素。该每个槽的大小代表每个元素的电容值。每个槽中的水位代表该元素的电压。图3中，PR代表提供供电电压Vdd的预充电电源，GND代表提供地电压VSS的接地电源。
这里，假定预充电电源PR和接地电源GND的电容值是无限的，而输入节点9a、主位线MBL和次位线SBL的电容值是有限的。
等式1中的电容值Cm对应于输入节点9a和主位线MBL上的电容值的和。
输入节点9a和主位线MBL经由预充电门连接到预充电电源PR上。预充电门对应于图1中所示的PCH晶体管6a。
次位线SBL经由一SG门连接至主位线MBL。SG门对应于图1中所示的选通门4a。
次位线SBL经由一SBL重置门连接至接地电源GND。SBL重置门对应于图1中所示的Nch晶体管2a。
WL门连接至次位线SBL。此WL门对应于图1中所示的存储单元1。换句话说，当存储单元1中存储的信息为“0”且存储单元1处于激活状态时，此WL门处于“打开”状态，否则，WL门处于“关闭”状态。①初始状态预充电门和SBL重置门变为“打开”，而SG门和WL门变为“关闭”。结果，输入节点9a和主位线MBL由预充电电源PR充电，而次位线SBL由接地电源GND重置。②电荷重分配并开始积分阶段预充电门和SBL重置门变为“关闭”，而根据输入地址信号所选的SG门和WL门变为“打开”。结果是，在输入节点9a和主位线MBL上预充电所得到的电荷的一部分经由SG门迁移到次位线SBL(电荷重分配)。电荷重分配的结果是次位线SBL被充电。次位线SBL被充电的同时，有电流从WL门流出。因此，在次位线SBL充电完成前，可开始进行检测积分。因为从WL门流出的电流相比于由主位线MBL流向次位线SBL的电流来说足够小，因此次位线上SBL上的电压快速升高。③积分阶段接着积分阶段的开始②，积分阶段继续进行。当发生电荷重分配且由于有电流流出WL门时，主位线MBL上的电压逐渐减小。当主位线MBL上的电压减小到预先确定的电平时，差分检测放大器9输出信息指示从存储单元1读取的信息值。
当存储单元1中存储的信息为“1”时，半导体存储设备100的操作与图3所示的操作相同，除了在开始积分阶段②和积分阶段③的过程中没有电流流过存储单元1(即存储单元的WL门变为“关闭”)。所以，省去其描述。
由此，依照半导体存储设备100，通过利用电荷重分配来预充电次位线SBL。在存储单元1中存储的信息为“0”的情况下，电流由存储单元1流向地电压VSS。结果，次位线SBL被放电。次位线SBL的这种放电过程与其预充电过程同时发生，不必等到电荷重分配过程结束。结果，可减少预充电次位线SBL和积累分从存储单元1释放的电荷所需的时间。
此外，电荷重分配所需的时间可减少到几乎忽略的程度，因为可容易地基于选通门4a和电容5a、3a的阻抗来设计该时间常量，以使其足够小。例如，通过保证在用于选通门4a的晶体管中的足够高的电流驱动特性，有可能设计该时间常数以使其足够小。这实际上有助于提高从存储单元1读取信息的速率。
而且，主位线MBL的预充电可出现在确定地址之前。通过在地址确定前的一段时间内，预先对主位线MBL进行预充电的操作，可以更快地从存储单元1读取信息。例如，主位线MBL的预充电可以在从由差分检测放大器9检测操作完成直到接收下一个地址的期间进行。因此，可认为没有明显的主位线MBL预充电阶段。
由此，根据本发明，可以提供能够从存储单元1快速读取信息的半导体存储设备100。
图4给出了此前提到的出版物中描述的传统半导体存储设备操作的示意说明，以之和图3作比较。以下假定存储单元1的信息为“0”。
图4示意性地示出了上述公开出版物中所述的传统的半导体存储设备的操作，用于与图3进行对比。在以下描述中，假定存储在存储单元中的信息值为“0”。
在图4中，每一个槽代表一个需用于从存储单元读取信息的元素。每个槽的大小代表每个元素的电容值。每个槽中的水位代表该元素的电压。
这里，假定预充电电源PR和接地电源GND的电容值是无限的，而差分检测放大器的一个输入节点(此后称之为输入节点P0)、主位线MBL、次位线SBL的电容值是有限的。
输入节点P0经由一预充电门连接至到预充电电源PR。主位线MBL经由Y门连接至输入节点P0。次位线SBL经由SG门连接至主位线MBL。次位线SBL经由SBL重置门连接至接地电源GND。
WL门连接至次位线SBL。当存储在存储单元1中的信息为“0”且存储单元处于激活状态时，此WL门处于“打开”状态，否则，WL门处于“关闭”状态。①初始状态SBL重置门变为“打开”，而其它门变为“关闭”。结果，输入节点P0和主位线MBL，次位线SBL由接地电源GND重置。尽管主位线MBL也有一个重置门，但在图中没有显示。②开始预充电预充电门变为“开”，SBL重置门变为“关闭”。而且，根据输入地址信号所选的Y门、SG门和WL门变为“打开”。这里假定图4所示的Y门、SG门和WL门被选中。结果，输入节点P0、主位线MBL和次位线SBL由预充电电源PR预充电。这时的时间常量基于预充电门、Y门、SG门的串联阻抗的串联电容，及主位线MBL和次位线SBL的并联电容来确定。另一方面，电流从WL门流向地电压VSS。然而，因为从WL门流出的电流量相比于由主位线MBL流进次位线SBL的电流来说非常小，因此，输入节点P0、主位线MBL和次位线上SBL上的电压逐渐增加。③预充电结束当输入节点P0、主位线MBL和次位线SBL上的电压增大到预充电电源PR的电压时，完成预充电。④开始积分阶段预充电门变为“关闭”。结果，预充电电源PR和输入节点P0、主位线MBL及次位线SBL电隔离。预充电门变为“关闭”后，可开始检测积分。于是，在预充电门变为“关闭”的时刻，开始积分阶段。⑤积分阶段接着积分阶段的开始④，积分阶段继续进行。随着电流流出WL门，输入节点P0、主位线MBL及次位线SBL上的电压逐渐减小。当主位线MBL上的电压降低到预定电平时，差分放大器输出信息指示从存储单元读出的信息值。
当存储在存储单元1中的信息值为“1”时，传统的半导体存储设备的操作与图4所示的操作相同，除了在2～5阶段期间，没有电流流过存储单元(即存储单元的WL门变为“关闭”)。所以这里省略对其的描述。
由此，根据传统的半导体存储设备，预充电操作在地址确定后开始，而积分过程在预充电操作完成后开始。因而，从存储单元读取信息所需的时间等于预充电时间(tPRC)和积分时间(tInteg)的和(即tPRC＋tInteg)。
另一方面，根据本发明中的半导体存储设备100，检测积分与次位线SBL的充电同时发生。由此，从存储单元1读取信息所需的时间等于预充电时间t(PRC＋Integ)(见图2)。这里，t(PRC＋Integ)＜tPRC＋tInteg。
尽管例1说明了本发明应用于基于开放位线法的半导体存储设备的一个例子，但本发明的应用并不局限于此。例如，本发明也可应用于基于折叠位线法的半导体存储设备。(例2)图5示出了根据本发明例2的半导体存储设备200的结构。半导体存储设备200可以为，例如，非易失性半导体存储设备。
半导体存储设备200包括一差分检测放大器9，其具有第一输入节点9a(P0)和第二输入节点9b(N0)。主位线MBL经由主位线隔离门11a连接到输入节点9a。互补主位线/MBL经由主位线隔离门11b连接到输入节点9b。
半导体存储设备200还包括一预充电部分6’G，用于对输入节点9a和9b进行预充电以达到供电电压Vdd，及预充电部分6G用于对主位线MBL和互补主位线/MBL进行预充电以达到供电电压Vdd。预充电部分6’G包括根据预充电信号/PRC导通或截止的PCH晶体管6’a和6’b。预充电部分6G包括根据预充电信号/PRC导通或截止的PCH晶体管6a和6b，及补偿晶体管12。
半导体存储设备200还包括多个子阵列210-240，其沿主位线MBL和互补主位线/MBL扩展的方向排列。对该多个子阵列210至240的每一个进行构建，以使其包含图1所示的信息读取部分110a和基准部分110b，该信息读取部分110a和基准部分110b被共同使用。
半导体存储设备200还包括控制部分340，其用于控制差分检测放大器9a，预充电部分6G和6’G及子阵列210至240。控制部分340的输出信号如图5所示，例如，预充电信号/PRC，重置信号RS00和RS01，选通门SGY00至SGY03及SGY10至SGY13。
子阵列210包括存储单元阵列1G，其含有多个存储单元1；基准单元阵列10G，其含多个基准单元10；选通门部分4G，用于选择性地将主位线MBL连接到多条次位线SBL1至SBL2中的一条及选择性地将互补主位线/MBL连接到/多条互补次位线SBL1至/SBL2中的一条；重置门部分2G，用于预先将次位线SBL1至SBL2、互补次位线/SBL1至/SBL2重置到电压VSS，并用于选择性地释放次位线SBL1至SBL2之一的重置，及互补次位线/SBL1至/SBL2之一的重置。
子阵列220与子阵列210的结构类似。然而，包括在子阵列210中的多个存储单元1的每一个选择性地由字线WL1-WLn中的一相应字线上的电压激活，而包括在子阵列220中的多个存储单元1的每一个选择性地由字线WL’1-WL’n中的一相应字线上的电压激活。包括在子阵列210中的多个基准单元10的每一个选择性地由基准字线DWIL’上的电压激活，而包括在220中的多个基准单元10的每一个选择性地由基准字线DWL上的电压激活。
在子阵列210中的多个存储单元1中的一个被选中的情况下，也会选中子阵列220中多个基准单元10的一个。另一方面，在子阵列220中的某一存储单元1被选中的情况下，子阵列210中的某一基准单元10也会被选中。于是，子阵列210和220彼此以互补的方式操作。即，尽管在图5所示的半导体存储设备200中，差分检测放大器的输入节点9a连接到主位线MBL，其输入节点9b连接到互补主位线/MBL，然而，根据每一特定被选中的存储单元和基准单元，有可能连接到差分检测放大器输入节点9a的线成为互补主位线/MBL，连接到其输入节点9b的线成为主位线MBL。
子阵列230和240的结构和210和220的结构类似。然而，为简明起见，给出子阵列230、240结构的概括描述。与210、220类似，子阵列230和240也以彼此互补的方式操作。
对次位线SBL1和SBL2的每一条，至少包含在存储单元阵列1G中的多个存储单元1的一个与至少包含在基准单元阵列10G中的多个基准单元10的一个相连接。对互补次位线/SBL1和/SBL2的每一条，至少包含在存储单元阵列1G中的多个存储单元1的一个与至少包含在基准单元阵列10G中的多个基准单元10的一个相连接。
控制部分340控制预充电部分6G和多个子阵列210至240，使得在主位线MBL和互补主位线/MBL被预充电为供应电压Vdd，及之前次位线SBL1至SBL2和互补次位线/SBL1至/SBL2被重置为电压VSS，并选择性地释放次位线SBL1至SBL2中一条和互补次位线/SBL1至/SBL2中一条的重置后，在主位线MBL上预充的部分电荷被重新分配到已选择性地解除重置的次位线，在互补主位线/MBL上预充的部分电荷被重新分配到已选择性地解除重置的互补次位线。
尽管图5所示实例中的子阵列的个数为4，但子阵列的数目不限于4。半导体存储设备200可以含任意数目的子阵列。尽管在图5所示的实例中，一个子阵列中所包含的次位线和互补次位线的个数为2，但该个数并不限于2。半导体存储设备200可包含任意数目的次位线和互补次位线。
当具有上述子阵列结构的半导体存储设备200应用于实际的半导体集成电路时，主位线MBL、次位线SBL1至SBL2、互补主位线/MBL，互补次位线/SBL1至/SBL2每个都会产生一杂散电容。通过对称布置主位线MBL和互补主位线/MBL，有可能基本上均衡主位线MBL上的电容值Cm和互补主位线/MBL上的电容值Cm’，尽管会有掩模未对准(mask misalignment)及处理变化(如层间薄膜厚度的变化)。类似地，通过对称布置次位线SBL1至SBL2、和互补次位线/SBL1至/SBL2，有可能基本上均衡次位线SBL1至SBL2上的电容值Cs和互补次位线/SBL1至/SBL2上的电容值Cs’，尽管会有掩模未对准及处理变化(如层间薄膜厚度的变化)。
此外，通过执行一三维电量提取，在设计版面时，有可能精确估计电容值Cm，Cs的值。因此，如果需要，可通过在主位线MBL或次位线SBL上接入电容来调节Cm、Cs至适当的值。这里，所设计的电容值Cm包括从检测放大器隔离晶体管11a到输入节点9a的电容值。
图6示出了半导体存储设备200的操作。
在初始状态，输入节点9a和9b、主位线MBL、互补主位线/MBL被预充电至电压Vdd。另一方面，次位线SBL1至SBL2、主位线/SBL1至/SBL2被重置为地电压VSS。
作为对芯片使能信号/CE下跳沿的响应，预充电信号/PRC处于非激活状态。结果，对输入节点9a和9b、主位线MBL、互补主位线/MBL的预充电过程完成。
作为对地址信号ADD的响应，从子阵列210-240中选择彼此为互补关系的两个子阵列。这里，假定选中210、220。还假定选通门SGY00、字线WL1、基准字线DWL根据地址信号ADD被选中，且SBL重置信号RS00由高电平变为低电平。SBL重置信号RS01仍为高电平。此时，存储单元1和基准单元10被选中，其被图5所示的断开线所圈绕。
图6给出了相应于所选存储单元1的主位线MBL和次位线SBL1上的电压变化。
参考图6，当存储在存储单元1中的信息值为“0”时，主位线MBL上的电压变换示为MBL“0”，子位线SBL1上的电压变换示为SBL“0”。当存储单元1中所存储的信息值为“1”时，主位线MBL上的电压变换表示为MBL“1”，子位线SBL1上的电压变换表示为SBL“1”。
图6示出了相应于所选基准单元10的互补主位线/MBL和互补次位线/SBL1上的电压变化。
参考图6，互补主位线/MBL上的电压变换示为/MBL，互补子主位线/SBL1上的电压变换示为/SBL。
使用半导体存储设备200也可得到与根据例1使用半导体存储设备100所得的效果同样的效果。
根据例2，由于SBL重置信号由高电平变为低电平，即使当所选的次位线(如次位线SBL1)的重置状态被释放时，与该次位线相邻的次位线(如，SBL2)的重置状态也不会被释放。因此，通过维持与重新将电荷从主位线分配到的那条次位线相邻的次位线的重置状态，可避免来自连接到该相邻次位线的存储单元1中的存储内容的影响。类似地，通过维持与将电荷从互补主位线重新分配到的那条次位线相邻的互补次位线的重置状态，可避免来自连接到该相邻互补次位线的存储单元1中的存储内容的影响。
与一所选次位线相邻的且即使在该所选次位线的重置状态被释放时仍未解除重置的次位线的个数不限于1。与这种所选次位线相邻的且未解除重置的次位线的个数可为等于或大于2的任何整数。
类似地，与一所选互补次位线相邻的且即使在该所选互补次位线的重置状态被释放时仍未解除重置的互补次位线的个数不限于1。与这种所选互补次位线相邻的且未解除重置的互补次位线的个数可为等于或大于2的任何整数。
例如，尽管在图5中仅示出一套检测系统，当然也可以提供多套检测系统，这种情况下，与所选次位线两侧相邻的两个次位线的重置状态都将被保持，与所选互补次位线两侧相邻的两个互补次位线的重置状态也将被保持。
在所有以上描述的例子中，存储单元1可以为任何类型的存储单元。例如，存储单元1可以为一NOR型1TR快速单元，或分离型快速单元。本发明同样适用于其他类型的非易失性存储器，如掩模ROM。因此，就可得到能够快速从存储单元读取信息的非易失性存储器。
在所有上述例子中，提供基准单元使其连接到该次位线(或互补次位线)，本发明并不局限于这样的安排。也可提供基准单元使其连接到主位线(或互补主位线)。可以理解，使用这种结构也可获得与上述的效果类似的效果。
此外，与存储单元连接的主位线或次位线也可以和参考单元连接，该参考单元中能够流过的电流为流过存储单元的电流的1/2。可以理解，使用这种结构也可获得与上述的效果类似的效果。
根据本发明的半导体存储设备，在第一输入节点和主位线被预充电到一定的电压且将次位线重置到另一电压后，第一输入节点和主位线上预充的电荷被重新分配到一次位线。因此，可提供能够快速从存储单元读取信息的半导体存储设备。
权利要求
1.一种半导体存储设备，其包括一差分检测放大器，其具有一第一输入节点和一第二输入节点，该差分检测放大器用于检测该第一输入节点上的电压和第二输入节点上的电压之差；一信息读取部分，用于提供根据从一存储单元读取的信息而改变的电压，该电压被提供给该第一输入节点；用于向第二输入节点提供基准电压的基准部分；及用于控制该差分检测放大器、信息读取部分和基准部分的控制部分，其中该信息读取部分包括一连接于所述第一输入节点的主位线；一选通门；一经由该选通门连接于该主位线的次位线；一连接于该次位线并根据一字线上的电压选择性地被激活的存储单元；一用于将第一输入节点和主位线预充电至第一电压的预充电部分；一用于将次位线重置到低于第一电压的第二电压的重置部分，其中，所述控制部分控制预充电部分、重置部分和选通门，使得在预充电第一输入节点和主位线至第一电压且将次位线重置到第二电压后，在第一输入节点和主位线预充的部分电荷被重新分配到该次位线。
2.根据权利要求1所述的半导体存储设备，其中所述信息读取部分还包括一连接于主位线的第一电容；和一连接于次位线的第二电容。
3.根据权利要求1所述的半导体存储设备，其中，在第一输入节点和主位线上预充的电荷被重新分配后，在次位线上的电压等于或小于大约1V。
4.根据权利要求1所述的半导体存储设备，其中，所述基准部分包括一连接于第二输入节点的互补主位线；和一用于将第二输入节点和互补主位线预充电至第三电压的预充电部分，其中，该第三电压等于由第一电压和一预定比率相乘所得的电压。
5.根据权利要求1所述的半导体存储设备，其中，该基准部分借助于使用—基准单元输出基准电压，该基准单元的电流性能基本上是存储单元的电流性能的一半。
6.根据权利要求1所述的半导体存储设备，其中所述差分检测放大器通过检测积分检测在第一输入节点上的电压和第二输入节点上的电压之差。
7.根据权利要求6所述的半导体存储设备，其中当在第一输入节点和主位线上预充的部分电荷被重新分配给次位线时，开始进行检测积分。
8.一种半导体存储器设备，包括一差分检测放大器，其具有一第一输入节点和一第二输入节点，该差分检测放大器用于检测第一输入节点上的电压和第二输入节点上的电压之差；一连接于第一输入节点的主位线；一连接于第二输入节点的互补主位线；一用于将该主位线和互补主位线预充电至第一电压的预充电部分；沿一方向排列的多个子阵列，该主位线和互补主位线沿该方向延伸；和一用于控制该差分检测放大器、预充电部分、和多个子阵列的控制部分，其中，该多个子阵列的每一个包括一用于选择性地将该主位线连接到多条次位线的一条并选择性地将该互补主位线连接到多条互补次位线的一条的选通门部分；一重置部分，用于将该多条次位线重置到低于第一电压的第二电压，选择性地释放对该多条次位线的一条的重置，将该多条互补次位线重置为第二电压，并选择性地释放对该多条互补次位线的一条的重置；一包括多个存储单元的存储单元阵列；及一包括多个基准单元的基准单元阵列，其中该多个存储单元的每一个都根据在多条字线的相应一条字线上的电压选择性地被激活，且该多个基准电压的每一个都根据在基准字线上的电压而选择性地被激活；该多个存储单元的至少一个和多个基准单元的至少一个与该多条次位线的每一条相连接；该多个存储单元的至少一个和多个基准单元的至少一个与该多条互补次位线的每一条相连接；且该控制部分控制预充电部分和该多个子阵列，使得在主位线和互补主位线被预充电为第一电压且之前次位线和多条互补次位线被重置为第二电压，并选择性地释放和重置该多条次位线的一条和多条互补次位线的一条之后，在主位线上预充的部分电荷被重新分配到已解除重置的次位线上，并使得在互补主位线上预充的部分电荷被重新分配到已解除重置的互补次位线上。
9.根据权利要求8所述的半导体存储设备，其中所述控制部分控制多个子阵列以便维护至少一条次位线的重置状态，该至少一条次位线与电荷被从主位线重新分配到的那条次位线相邻，并维护至少一条互补次位线的重置状态，该至少一条互补次位线与电荷被从互补主位线重新分配到的那条互补次位线相邻。
10.一种半导体存储设备，其包括一具有一第一输入节点和第二输入节点的差分检测放大器，用于检测该第一输入节点上的电压和该第二输入节点上的电压之差；一连接于该第一输入节点的主位线；一连接于第二输入节点的互补主位线；一用于将主位线和互补主位线预充至为第一电压的预充电部分；沿主位线和互补主位线延伸的方向排列的多个子阵列；及一用于控制该差分检测放大器、预充电部分和多个子阵列的控制部分，其中所述多个阵列的每一个包括用于选择性地将主位线连接至多条次位线中的一条及选择性地将互补主位线连接至多条互补次位线中的一条的选通门部分；一重置部分，其用于将多条次位线重置为低于第一电压的第二电压，选择性地释放对该多条次位线的一条的重置，选择性地将该多条互补次位线重置为第二电压，及选择性地释放对该多条互补次位线的一条的重置；及一包括多个存储单元的存储单元阵列，其中该多个存储单元的每一个根据在多条字线的相应一条字线上的电压选择性地被激活；该多个存储单元的至少一个连接到多条次位线的每一条；该多个存储单元的至少一个连接到该多条互补次位线的每一条；且所述控制部分控制所述预充电部分和多个子阵列，以使在主位线和互补主位线被预充电为第一电压且之前多条次位线和多条互补次位线被重置为第二电压，并选择性地释放对该多条次位线的一条和该多条互补次位线的一条的重置后，在主位线上预充的部分电荷被重新分配到已解除重置的次位线，及在互补主位线上预充的部分电荷被重新分配到已解除重置的互补次位线。
11.根据权利要求10所述的半导体存储设备，其中，所述控制部分包括多个子阵列以维护至少一条次位线的重置状态，该至少一条次位线连与电荷被从主位线重新分配到的那条次位线相邻，并维护至少一条互补次位线的重置状态，该至少一条互补次位线与电荷被从互补主位线重新分配到的那条互补次位线相邻。
全文摘要
一种半导体存储设备,其包括:具有输入节点9a和9b的差分检测放大器,一信息读取部分,基准部分,控制部分。信息读取部分包括:一连接于所述第一输入节点的主位线;一选通门;一通过该选通门连接于该主位线的次位线;一连接于该次位线并根据一字线上的电压选择性地被激活的存储单元;一用于将输入节点9a和主位线预充电为供应电压的预充电部分;一用于将次位线重置到地电压的重置部分。该控制部分控制预充电部分、重置部分和选通门,使得在预充电第一输入节点和主位线为供应电压且次位线被重置到地电压后,在输入节点9a和主位线预充电的部分电荷被重新分配到次位线。
文档编号G11C16/06GK1340198SQ00803559
公开日2002年3月13日 申请日期2000年12月7日 优先权日1999年12月8日
发明者小岛诚 申请人:松下电器产业株式会社