专利名称：多层次内存存取装置的制作方法
技术领域：
本实用新型涉及一种多层次内存存取装置，主要指半导体内存组件、内存芯片、内存模块、和内存控制组件的存取装置。
发明背景由于其物理结构，一个内存储存格矩阵通常被划分成为许多横列，乘以许多直行。作平行数据传输的最大可能频宽，等于其直行数乘上其位平面数。以一个六十四兆位的内存组件为例，如果组成8192个横列，1024个直行，8个位，其最大资料频宽为8192位。
然而，由于内存芯片和模块接脚数目的限制，实际的数据传输频宽比此数目小很多。一个内存芯片的输入输出频宽通常是1，2，4，8，或16位。
在内部，内存储存格矩阵的多个直行被组合在一起，形成一个内存输入输出资料位线。如此一来，记忆传输的速率就被限制在记忆资料线的频宽。
以一个8192横列，1024直行，8位的内存组件为例，其1024直行被组合成1位的内存资料线。内存矩阵被减少了1024倍。
随着半导体内存组件的密度增加，内存储存格矩阵的大小也同样增加。数据频宽的减少倍数也变为更大。
而系统的功能需要海量存储器资料的快速处理。随着处理组件速度的增高，内存数据传输率的限制成为处理系统的严重速度瓶颈。
发明内容
本实用新型提出一种多层次内存存取装置，以增加内存数据传输的速率。
本实用新型更提供一种多层次内存存取装置，可使内存储存格的速率和资料频宽增加到最大限度。
本实用新型提供一种多层次内存存取装置，可调整内存数据传输，以配合内存组件的运作状况。
本实用新型并提供一种多层次内存存取装置，与现有的内存芯片和模块的结构兼容。
本实用新型采用的技术方案一种多层次内存存取装置，其特征是包括a、一个内存系统控制器；b、一至多个内存系统地址及控制线；c、一至多个二进制内存系统资料线；d、一至多个多层次内存系统资料线；e、一至多个第一种多层次至二进制数据信号转换器；f、一至多个内存组件，每个组件含有一至多个内存组件地址及控制线，一至多个二进制内存组件资料线，一至多个多层次内存组件资料线，一至多个二进制内存储存格，和一至多个第一种二进制至多层次数据信号转换器；其中该内存系统控制器产生内存地址及控制信号到该内存系统地址及控制线；其中该内存组件地址及控制线上的地址及控制信号至少部分导出于该内存系统地址及控制线；其中该内存储存格的内存资料由内存组件地址及控制线所选择而放置在该二进制内存组件资料线上；其中该第一种二进制至多层次资料信号转换器转换该二进制内存组件资料线上的资料信号到该多层次内存系统资料线上；其中该第一种多层次至二进制数据信号转换器转换该多层次内存系统资料线上的资料信号到该二进制内存系统资料线上；其中该内存系统控制器为一处理单元；其中该二进制至多层次数据信号转换器为一数字至模拟转换器，而该多层次至二进制数据信号转换器为一模拟至数字转换器；其中该内存组件可以为一半导体内存片。
还包含一至多个第二种二进制至多层次数据信号转换器，以转换资料信号从该二进制内存系统资料线，到该多层次内存系统资料线，并包含一至多个第二种多层次至二进制数据信号转换器，以转换资料信号从该多层次内存系统资料线，到该二进制内存组件资料线。
更包含一至多个多层次内存次系统地址及控制线，一至多个二进制至多层次数据信号转换器，以转换地址及控制信号从该二进制内存系统地址及控制线，到该多层次内存次系统地址及控制线，并包含一至多个多层次至二进制地址及控制信号转换器，以转换地址及控制信号从该多层次内存次系统地址及控制线，到该内存组件地址及控制线。
该一处理单元为内存芯片或模板单元，其包括a、一至多个内存单元地址及控制线；b、一至多个二进制内存单元资料线；c、一至多个多层次内存单元资料线；d、一至多个第一种多层次至二进制数据信号转换器e、一至多个内存次单元，每个次单元含有一至多个内存次单元地址及控制线，一至多个二进制内存次单元资料线，一至多个二进制内存储存格，和一至多个第一种二进制至多层次数据信号转换器；其中该内存次单元地址及控制线上的内存地址及控制信号至少部分导出于该内存单元地址及控制线；其中该内存储存格的内存资料由内存次单元地址及控制线所选择而放置在该二进制内存次单元资料线上；其中该第一种二进制至多层次资料信号转换器转换该二进制内存次单元资料线上的资料信号到该多层次内存单元资料线上；其中该第一种多层次至二进制数据信号转换器转换该多层次内存单元资料线上的资料信号到该二进制内存单元资料线上；其中该单元可以为一半导体内存芯片，而该次单元可以为一半导体内存组件颗粒；其中该单元可以为一半导体内存模块，而该次单元可以为一半导体内存芯片。
还包含一至多个第二种二进制至多层次数据信号转换器，以转换资料信号从该二进制内存单元资料线，到该多层次内存单元资料线，并包含一至多个第二种多层次至二进制数据信号转换器，以转换资料信号从该多层次内存单元资料线，到该二进制内存次单元资料线。
更包含一至多个多层次内存单元地址及控制线，一至多个二进制至多层次数据信号转换器，以转换地址及控制信号从该内存单元地址及控制线，到该多层次内存单元地址及控制线，并包含一至多个多层次至二进制地址及控制信号转换器，以转换地址及控制信号从该多层次内存单元地址及控制线，到该内存次单元地址及控制线。
一种多层次内存存取装置，其特征是还包含一个内存系统地址及控制汇流道，一个二进制内存系统资料汇流道，一个多层次内存系统资料汇流道，一个信号转换器以转换资料信号从该多层次内存系统资料汇流道，到该二进制内存系统资料汇流道，和一个内存系统控制器，该控制器产生内存系统地址及控制信号，以经由该多层次内存系统资料汇流道，存取内存资料，作此配合所需要的一种半导体内存组件，芯片或模块单元，包括a、一至多个内存单元地址及控制线；b、一至多个多层次内存单元资料线；c、一至多个二进制至多层次数据信号转换器；d、一至多个内存次单元，每个次单元含有一至多个内存次单元地址及控制线，一至多个二进制内存次单元资料线，一至多个二进制内存储存格；其中该内存次单元地址及控制线上的地址及控制信号至少部分导出于该内存单元地址及控制线；其中该内存储存格的内存资料由内存次单元地址及控制线所选择而放置在该二进制内存次单元资料线上；其中该二进制至多层次资料信号转换器转换该二进制内存次单元资料线上的资料信号到该多层次内存单元资料线上；其中该单元可以为一半导体内存组件颗粒，而该次单元可以为一半导体内存储存格矩阵；其中该单元可以为一半导体内存芯片，而该次单元可以为一半导体内存组件颗粒；其中该单元可以为一半导体内存模块，而该次单元可以为一半导体内存芯片。
更包含一至多个多层次至二进制数据信号转换器，以转换资料信号从该多层次内存单元资料线，到该二进制内存次单元资料线。也可能更包含一至多个多层次至二进制地址及控制信号转换器，以转换地址及控制信号从该内存单元地址及控制线，到该内存次单元地址及控制线。
该单元含有一个内存单元地址及控制汇流道，一个多层次内存单元资料汇流道，和一个内存储存格矩阵，该矩阵包含了横列及直行的内存储存格，作此配合所需要的一个内存系统控制器包括a、一至多个内存系统地址及控制线；b、一至多个二进制内存系统资料线；c、一至多个多层次内存系统资料线；d、一至多个多层次至二进制数据信号转换器e、一个内存存取控制器；其中该内存存取控制器产生内存地址及控制信号到该内存系统地址及控制线；其中该内存储存格的内存资料由内存组件地址及控制线所选择而放置在该多层次内存组件资料线上；其中该多层次至二进制数据信号转换器转换该多层次内存系统资料线上资料信号到该二进制内存系统资料线上。
更包含一至多个二进制至多层次数据信号转换器，以转换资料信号从该二进制内存系统资料线，到该多层次内存系统资料线。也可能更包含一至多个内存次系统单元地址及控制线，和一至多个二进制至多层次数据信号转换器，以转换地址及控制信号从该内存单元地址及控制线，到该内存次系统地址及控制线。
本实用新型的特性及功能，在此举例说明，并附以下图标图1一般内存芯片的结构图。
图2一般内存芯片资料输入输出单元的结构图。
图3一般内存模块的结构图。
图4本实用新型所举例说明的内存芯片结构图。
图5本实用新型所举例说明的内存芯片资料输入输出单元结构图。
图6本实用新型所举例说明的内存芯片资料输入输出格式化单元结构图。
图7本实用新型另一种举例说明的内存芯片资料输入输出格式化单元结构图。
图8本实用新型所举例说明的使用多层次内存芯片的二进制内存模块结构图。
图9本实用新型另一种举例说明的使用二进制内存芯片的多层次内存模块的结构图。
图10本实用新型另一种举例说明的使用多层次内存芯片的多层次内存模块的结构图。
图11一般内存存取系统结构图。
图12本实用新型所举例说明的使用多层次内存芯片的二进制内存存取系统结构图。
图13本实用新型另一种举例说明的使用二进制内存芯片的多层次内存存取系统结构图。
图14本实用新型另一种举例说明的使用多层次内存芯片的多层次内存存取系统结构图。
具体实施方式
本实用新型将就所附图标，举例说明叙述如下图1为一般内存芯片的结构图。内存组件101包含内存储存格矩阵102，内存地址横列译码单元103，和资料输入输出单元104。资料输入输出单元104，包含内存直行组合分布单元105和输入输出资料位驱动单元106；对一个特定内存存取，内存地址横列译码单元103选择内存储存格矩阵102中的一个内存横列107，已选择的内存横列信号被连接到内存直行组合分布单元105。该信号又被连通到输入输出资料位驱动单元106中的相对位位置。
举例而言，对已选择的位位置，其资料信号108被连接到内存直行组合分布单元中的位位置109，又再被连通到输入输出资料位驱动单元中的相对位位置110。
图2为一般内存芯片资料输入输出单元的结构图。内存资料输入输出单元201，包含了直行组合分布单元202，和输入输出资料位驱动单元203；对内存读取，已选择的资料线204上的数据信号，被送到直行组合分布单元202，数据线205上的输出信号被送到输入输出资料位驱动单元203，该输出信号再通过一个输出信号驱动线路206到达输入输出接点207。
对内存存写，输入输出接点207上的输入信号，通过一个输入信号接收线路208，到资料线205。该输入信号经过直行组合分布单元202，被连接到资料线204上的适当内存直行信号。
为说明起见，假设该内存储存格矩阵包含了1024个直行，资料线204上有1024条线。直行组合分布单元202将资料宽度减为资料线205上的一个位。
输入输出接点207上的输入输出信号，为二进制信号，有两个信号状态，一个0状态，一个1状态。该0状态相对于一个零基点电压层次，该1状态相对于一个单一正电压层次。
图3为一般内存模块的结构图。内存模块301从内存地址及控制汇流道302接收地址及控制信号。该地址及控制信号从内存组件303中选择内存资料。已选择的内存资料被放置于组件资料口304，该内存资料再通过一个连接组件305，到达内存资料汇流道306。内存组件303和连接组件305的组合构成一个内存单元。此内存模块合计包含八个这样的内存单元。
图4为本实用新型所举例说明的一个内存芯片结构图。内存组件401包含内存储存格矩阵402，内存地址横列译码单元403，和资料输入输出单元404。资料输入输出单元404包含内存输入输出格式化单元405和输入输出层次转换单元406；对一个特定内存存取，内存地址单元403选择内存储存格矩阵402中的一个内存横列407，已选择的内存横列信号被连接到内存输入输出格式化单元405。该信号又被连通到输入输出层次转换单元406中的相对位位置。
举例而言，对已选择的位位置，其资料信号408被连接到内存输入输出格式化单元中的位位置409，又再被连通到输入输出层次转换单元中的相对位位置410。
图5为本实用新型所举例说明的内存芯片资料输入输出单元结构图。资料输入输出单元501包含内存输入输出格式化单元502和输入输出层次转换单元503；对内存读取，已选择的资料线504上的资料信号，被送到输入输出格式化单元502，资料线505上的输出信号被送到输入输出层次转换单元503，该输出信号再通过一个输出信号层次转换线路506到达输入输出接点507。
对内存存写，输入输出接点507上的输入信号，通过一个输入信号接收线路508，到资料线505。该输入信号被连接到资料线504上的适当内存直行信号。
为说明起见，假设该内存储存格矩阵包含了1024个直行，资料线504上有1024条线。另外，假设我们使用16层次的资料信号在输入输出接点507上作数据传输。
输入输出格式化单元502将资料宽度减为资料线505上的4个位。输入输出接点507上的输入输出信号，为多层次信号，一共有16个信号状态，个别相对16个电压层次，每个层次界定为一个范围的电压值。
使用图5的输入输出单元，可使图4中内存系统的内存数据传输率，比图1中内存系统的内存数据传输率，增加了4倍。
图6为本实用新型所举例说明的内存芯片资料输入输出格式化单元结构图。已选择的资料线602上的资料信号，经过资料格式化单元601，被连接到输入输出资料线603。
数据传输由地址线上604的地址信号A3和A2所控制。该地址信号在地址译码单元605中被译码为4个激活信号。此4个激活信号连接资料线602上的已选择资料线，到输入输出资料线603，经由资料连接组件606，607，668和609。
图7为本实用新型所另一种举例说明的内存芯片资料输入输出格式化单元结构图。此一例式支持可变换层次的内存数据传输，以调适到运作的状况。此一例中，它支持16层次，4层次，及2层次的内存资料格式，在2层次的情况下，它维持了与传统二进制内存数据传输的兼容性。
已选择的资料线702上的资料信号，经过资料格式化单元701，被连接到输入输出资料线703。数据传输由地址线上704的地址信号A3，A2，A1和A0所控制。它也由数据传输方式激活信号705，707，和709所控制。
作16层次数据传输，传输方式激活信号709激活地址译码单元710中的地址译码，将A3和A2译码为4个激活信号。此4个激活信号连接资料线702上的已选择资料线，到输入输出资料线703，经由资料连接组件711，712，713，和714。
作4层次数据传输，传输方式激活信号707激活地址译码单元708中的地址译码，将A3，A2和A1译码为8个激活信号。此8个激活信号连接资料线702上的已选择资料线，到输入输出资料线703，经由资料连接组件715，716，717，和718。
作2层次数据传输，传输方式激活信号705激活地址译码单元706中的地址译码，将A3，A2，A1和A0译码为16个激活信号。此16个激活信号连接资料线702上的已选择资料线，到输入输出资料线703，经由资料连接组件719，720，721，和722。
数据传输方式激活信号705，707，和709可经由硬件，逻辑电路，或可程序位值设定。
对同一内存组件，内存读取和内存存写的数据传输率不需要相同。它可以被设定成不同的数据传输方式，以获得在特定运作情况下最有效的数据传输。
对同一内存组件，数据传输方式也可以随时间而机动地更改以适应运作的需要。例如，它在起始时可以被设定二进制方式。在起始过程之后，它可以被设定为一种选定的读取传输方式，和一种选定的存写传输方式。
多层次方式也适用于地址及控制信号线。二进制和多层次信号，可单独或同时使用于地址及控制线，和资料信号线上。这些信号也可以是不对称，或随时间而更改。
多层次内存芯片可用来组装二进制内存模块，供现有二进制内存系统使用。现有二进制内存芯片，也可用来组装多层次内存模块，供新式多层次内存系统使用。
图8为本实用新型所举例说明的使用多层次内存芯片的二进制内存模块结构图。内存模块801从内存地址及控制汇流道802接收地址及控制信号。该地址及控制信号从多层次内存组件803中选择内存资料。已选择的多层次内存资料被放置于多层次组件资料口804。一个多层次至一进制的信号转换器805，转换多层次内存资料口804，成为二进制内存资料806。该二进制内存资料，再通过一个连接组件807，到达二进制内存资料汇流道808。
图9为本实用新型所举例说明的使用二进制内存芯片的多层次内存模块结构图。内存模块901从内存地址及控制汇流道902接收地址及控制信号。该地址及控制信号从二进制内存组件903中选择内存资料。已选择的二进制内存资料被放置于二进制组件资料口904。一个二进制至多层次的信号转换器905，转换二进制内存资料口904，成为多层次内存资料906。该多层次内存资料，再通过一个连接组件907，到达多层次内存资料汇流道908。
图10为本实用新型所举例说明的使用多层次内存芯片的多层次内存模块结构图。内存模块1001从内存地址及控制汇流道1002接收地址及控制信号。该地址及控制信号从多层次内存组件1003中选择内存资料。已选择的多层次内存资料被放置于多层次组件资料口1004。该多层次内存资料，再通过一个连接组件1005，到达多层次内存资料汇流道1006。
图11为一般内存存取系统结构图。内存存取控制器1101产生地址及控制信号，到内存地址及控制汇流道1102。该地址及控制信号从二进制内存组件1103中选择内存资料。已选择的二进制内存资料被放置于二进制内存资料汇流道1104。
图12为本实用新型所举例说明的使用多层次内存芯片的二进制内存存取系统结构图。内存存取控制器1201产生地址及控制信号，到内存地址及控制汇流道1202。该地址及控制信号从多层次内存组件1203中选择内存资料。已选择的多层次内存资料被放置于多层次组件资料口1204。一个多层次至二进制的信号转换器1205，转换多层次内存资料口1204，成为二进制内存资料1206。该二进制内存资料，再通过一个连接组件1207，到达二进制内存资料汇流道1208。
图13为本实用新型另一种举例说明的使用二进制内存芯片的多层次内存存取系统结构图。内存存取控制器1301产生地址及控制信号，到内存地址及控制汇流道1302。该地址及控制信号从二进制内存组件1303中选择内存资料。已选择的二进制内存资料被放置于二进制组件资料口1304。一个二进制至多层次的信号转换器1305，转换二进制内存资料口1304，成为多层次内存资料1306。该多层次内存资料，再通过一个连接组件1307，到达多层次内存资料汇流道1308。
图14为本实用新型另一种举例说明的使用多层次内存芯片的多层次内存存取系统结构图。内存存取控制器1401产生地址及控制信号，到内存地址及控制汇流道1402。该地址及控制信号从多层次内存组件1403中选择内存资料。已选择的多层次内存资料被放置于多层次组件资料口1404。该多层次内存资料，再通过一个连接组件1405，到达多层次内存资料汇流道1406。
权利要求1.一种多层次内存存取装置，其特征是包括a、一个内存系统控制器；b、一至多个内存系统地址及控制线；c、一至多个二进制内存系统资料线；d、一至多个多层次内存系统资料线；e、一至多个第一种多层次至二进制数据信号转换器；f、一至多个内存组件，每个组件含有一至多个内存组件地址及控制线，一至多个二进制内存组件资料线，一至多个多层次内存组件资料线，一至多个二进制内存储存格，和一至多个第一种二进制至多层次数据信号转换器；其中该内存系统控制器产生内存地址及控制信号到该内存系统地址及控制线；其中该内存组件地址及控制线上的地址及控制信号至少部分导出于该内存系统地址及控制线；其中该内存储存格的内存资料由内存组件地址及控制线所选择而放置在该二进制内存组件资料线上；其中该第一种二进制至多层次资料信号转换器转换该二进制内存组件资料线上的资料信号到该多层次内存系统资料线上；其中该第一种多层次至二进制数据信号转换器转换该多层次内存系统资料线上的资料信号到该二进制内存系统资料线上；其中该内存系统控制器为一处理单元；其中该二进制至多层次数据信号转换器为一数字至模拟转换器，而该多层次至二进制数据信号转换器为一模拟至数字转换器；其中该内存组件可以为一半导体内存片。
2.按权利要求1所述的多层次内存存取装置，其特征是还包含一至多个第二种二进制至多层次数据信号转换器，以转换资料信号从该二进制内存系统资料线，到该多层次内存系统资料线，并包含一至多个第二种多层次至二进制数据信号转换器，以转换资料信号从该多层次内存系统资料线，到该二进制内存组件资料线。
3.按权利要求1所述的多层次内存存取装置，其特征是更包含一至多个多层次内存次系统地址及控制线，一至多个二进制至多层次数据信号转换器，以转换地址及控制信号从该二进制内存系统地址及控制线，到该多层次内存次系统地址及控制线，并包含一至多个多层次至二进制地址及控制信号转换器，以转换地址及控制信号从该多层次内存次系统地址及控制线，到该内存组件地址及控制线。
4.按权利要求1所述的多层次内存存取装置，其特征是该一处理单元为内存芯片或模板单元，其包括a、一至多个内存单元地址及控制线；b、一至多个二进制内存单元资料线；c、一至多个多层次内存单元资料线；d、一至多个第一种多层次至二进制数据信号转换器；e、一至多个内存次单元，每个次单元含有一至多个内存次单元地址及控制线，一至多个二进制内存次单元资料线，一至多个二进制内存储存格，和一至多个第一种二进制至多层次数据信号转换器；其中该内存次单元地址及控制线上的内存地址及控制信号至少部分导出于该内存单元地址及控制线；其中该内存储存格的内存资料由内存次单元地址及控制线所选择而放置在该二进制内存次单元资料线上；其中该第一种二进制至多层次资料信号转换器转换该二进制内存次单元资料线上的资料信号到该多层次内存单元资料线上；其中该第一种多层次至二进制数据信号转换器转换该多层次内存单元资料线上的资料信号到该二进制内存单元资料线上；其中该单元可以为一半导体内存芯片，而该次单元可以为一半导体内存组件颗粒；其中该单元可以为一半导体内存模块，而该次单元可以为一半导体内存芯片。
5.按权利要求4所述的多层次内存存取装置，其特征是还包含一至多个第二种二进制至多层次数据信号转换器，以转换资料信号从该二进制内存单元资料线，到该多层次内存单元资料线，并包含一至多个第二种多层次至二进制数据信号转换器，以转换资料信号从该多层次内存单元资料线，到该二进制内存次单元资料线。
6.按权利要求4所述的多层次内存存取装置，其特征是更包含一至多个多层次内存单元地址及控制线，一至多个二进制至多层次数据信号转换器，以转换地址及控制信号从该内存单元地址及控制线，到该多层次内存单元地址及控制线，并包含一至多个多层次至二进制地址及控制信号转换器，以转换地址及控制信号从该多层次内存单元地址及控制线，到该内存次单元地址及控制线。
7.一种多层次内存存取装置，其特征是还包含一个内存系统地址及控制汇流道，一个二进制内存系统资料汇流道，一个多层次内存系统资料汇流道，一个信号转换器以转换资料信号从该多层次内存系统资料汇流道，到该二进制内存系统资料汇流道，和一个内存系统控制器，该控制器产生内存系统地址及控制信号，以经由该多层次内存系统资料汇流道，存取内存资料，作此配合所需要的一种半导体内存组件，芯片或模块单元，包括a、一至多个内存单元地址及控制线；b、一至多个多层次内存单元资料线；c、一至多个二进制至多层次数据信号转换器；d、一至多个内存次单元，每个次单元含有一至多个内存次单元地址及控制线，一至多个二进制内存次单元资料线，一至多个二进制内存储存格；其中该内存次单元地址及控制线上的地址及控制信号至少部分导出于该内存单元地址及控制线；其中该内存储存格的内存资料由内存次单元地址及控制线所选择而放置在该二进制内存次单元资料线上；其中该二进制至多层次资料信号转换器转换该二进制内存次单元资料线上的资料信号到该多层次内存单元资料线上；其中该单元可以为一半导体内存组件颗粒，而该次单元可以为一半导体内存储存格矩阵；其中该单元可以为一半导体内存芯片，而该次单元可以为一半导体内存组件颗粒；其中该单元可以为一半导体内存模块，而该次单元可以为一半导体内存芯片。
8.按权利要求7所述的多层次内存存取装置，其特征是更包含一至多个多层次至二进制数据信号转换器，以转换资料信号从该多层次内存单元资料线，到该二进制内存次单元资料线。也可能更包含一至多个多层次至二进制地址及控制信号转换器，以转换地址及控制信号从该内存单元地址及控制线，到该内存次单元地址及控制线。
9.一种多层次内存存取装置，其特征是该单元含有一个内存单元地址及控制汇流道，一个多层次内存单元资料汇流道，和一个内存储存格矩阵，该矩阵包含了横列及直行的内存储存格，作此配合所需要的一个内存系统控制器包括a、一至多个内存系统地址及控制线；b、一至多个二进制内存系统资料线；c、一至多个多层次内存系统资料线；d、一至多个多层次至二进制数据信号转换器e、一个内存存取控制器；其中该内存存取控制器产生内存地址及控制信号到该内存系统地址及控制线；其中该内存储存格的内存资料由内存组件地址及控制线所选择而放置在该多层次内存组件资料线上；其中该多层次至二进制数据信号转换器转换该多层次内存系统资料线上资料信号到该二进制内存系统资料线上。
10.按权利要求9所述的多层次内存存取装置，其特征是更包含一至多个二进制至多层次数据信号转换器，以转换资料信号从该二进制内存系统资料线，到该多层次内存系统资料线。也可能更包含一至多个内存次系统单元地址及控制线，和一至多个二进制至多层次数据信号转换器，以转换地址及控制信号从该内存单元地址及控制线，到该内存次系统地址及控制线。
专利摘要本实用新型涉及一种多层次内存存取装置,包括一个内存系统控制器;一至多个内存系统地址及控制线;一至多个二进制内存系统资料线;一至多个多层次内存系统资料线;一至多个第一种多层次至二进制数据信号转换器;一至多个内存组件,每个组件含有内存组件地址及控制线,二进制内存组件资料线,多层次内存组件资料线,二进制内存储存格,和第一种二进制至多层次数据信号转换器;从而,以增加内存数据传输的速率,还可使内存储存格的速率和资料频宽增加到最大限度。
文档编号G11C7/00GK2490645SQ01229418
公开日2002年5月8日 申请日期2001年7月4日 优先权日2000年7月8日
发明者陈汉平 申请人:陈汉平