专利名称：在动态随机存取内存的更新时脉中检测与修正错误的装置的制作方法
技术领域：
本实用新型涉及一种在动态随机存取内存(Dynamic Random Access Memory；DRAM)中检测与修正错误(Error Checking And Correcting；ECC)的装置，且特别涉及一种将错误检测与修正机制隐藏在动态随机存取内存的更新(Refresh)时脉的装置。
背景技术：
在动态随机存取内存中，使用错误修正码电路来动态检测并修正储存在内存中的资料。此种错误修正码电路不仅可以更正一般的缺陷位所导致的错误资料，也可以有效地修正由α粒子所引起的资料变异。此外，此种错误修正码电路可通过确保极少量弱记忆位(Retention-weak Bit)的资料的正确而大幅提升整体记忆时间(Retention Time)。然而，将错误修正码电路应用在动态随机存取内存，除了必须增加不小的面积外，也会影响到资料存取的效率。通常，错误修正码仅容许有限的错误位，例如每38位容错1位。超过容错位数，此笔资料将无法修正。因此，在内存中错误若不断的累积将可能导致某些资料无法被修正。若错误的检测与修正仅针对自内存输出的资料或部分内存区域来进行，则错误累积在长时间未被检测的记忆区域将无法避免。
如图1所示的现有无错误检测与修正功能的动态随机存取内存的波形时序图。图1中显示四个完全相同的读取时脉60的波形。每一个读取时脉60的波形包括字符线(Word Line；WL)波形10、位线(Bit Line；BL)波形20、反位线波形30、以及行选择线(Column Select Line；CSL)波形40等。其中，字符线用来开启列址(RowAddresses)所对应的记忆胞(Memory Cells)；位线与反位线为成对互补的位线，其中之一将连结到字符线所选择的记忆胞；而行选择线则开启行址(ColumnAddresses)所对应的位线对(Bit Line Pair)以供资料读取或写入。
如上所述，在现有动态随机存取内存中，一般会使用错误修正码电路来动态检测并修正储存在内存中的资料。当错误修正码电路在动态随机存取内存的读取时脉中侦测出错误时，实际上有两处资料必须予以修正一为输出资料；另一则为储存在内存中的原始错误资料。通常为了修正储存在内存中的原始资料(在本说明书中简称记忆资料以区别于输出资料)，必须通过一额外的写入时脉将正确资料写回内存中。图2A所示为现有一种具有修正记忆资料功能的动态随机存取内存的波形时序图。图2A中绘示三个读取时脉的波形，包括两个相同的读取时脉62与一个相异的读取时脉70。读取时脉62与读取时脉70的波形皆包括字符线波形12、位线波形22、反位线波形32、以及行选择线波形40等，其中位线与反位线为成对互补的位线。此外，读取循环70中更包括额外的行选择线波形50。图2A中的波形将图1中的字符线开启时间(即读取时脉60)延长以包括一额外行选择讯号。当错误在行选择线波形40所开启的资料读取中被检测出时，相同行址的行选择线将再次开启，如额外的行选择线波形50，以将正确资料写入内存中。因此，图2A中的每一读取时脉62(或读取时脉70)所花费的时间将明显大于图1中的每一读取时脉60所花费的时间，进而造成操作速度的减慢。
现有另一种具有错误检测与修正功能的动态随机存取内存的波形时序图如图2B所示。图2B中绘示三个相同的读取时脉60与一个修正记忆资料的闲置时脉80的波形。当错误在第一个读取时脉60被检测出时，此笔资料的地址(Address)将被记录下来，直到出现闲置时脉80时，则将再次激活此地址的写入操作，以将正确资料写回内存中。很明显地，若在同一个记忆库(Bank)中进行持续不断的存取，则在前一笔错误的资料被修正之前，即可能又侦测出下一个错误资料，则上述图2B中的做法势必无法完全更正所检测出的错误。
在现有技术中，若某些内存区域长时间未被存取，则发生在这些内存区域的错误将没有机会被检测，更无法被修正，因此错误可能会累积在这些内存区域中。所以，在上述图2A与图2B中的方法并没有能力来避免内存中错误累积的情况。
发明内容
本实用新型的目的在于提供一种在动态随机存取内存的更新时脉中检测与修正错误的装置，其可通过将动态随机存取内存中的错误修正动作隐藏在更新时脉中，而不会降低正常存取操作的效率。
本实用新型的另一目的在于提供一种在动态随机存取内存的更新时脉中检测与修正错误的装置，其可通过消除错误累积在内存中的情况，因而时时确保内存中的资料正确无误。
根据上述目的，本实用新型提出一种在动态随机存取内存的更新时脉中检测与修正错误的装置，至少包括更新控制器，通过产生一更新地址并根据一更新周期来发出一更新命令以启始一更新动作；地址缓存器与多任务器；资料缓存器与多任务器；地址译码器；以及错误修正码电路。其中，更新地址暂存至地址缓存器，而地址多任务器是用来选择传送外部地址或更新地址至地址译码器；而更新命令将由多任务器选择更新地址传送至地址译码器以读取内存数组中地址所对应资料至资料读取/写入缓冲区；且错误修正码电路用来检测并修正资料。此外，若检测出资料中具有错误，则本实用新型的装置更至少包括修正错误位后所产生的正确资料，先储存于资料缓存器中；以及错误检出讯号，自错误修正码电路送出至更新控制器中，而停止产生下一组更新地址，并于下一次的更新循环中将正确资料写入至原地址的内存数组中。再者，若未检测出资料中具有错误，则本实用新型的装置更至少包括下一组更新地址与另一更新命令，由更新控制器所发出，以根据更新周期来启始另一更新循环。
因此，应用本实用新型可将动态随机存取内存中的错误检测与修正动作隐藏在更新循环中，而不会降低正常存取操作的效率。
此外，应用本实用新型可消除错误在内存中累积的情况，而时时确保内存中的资料正确无误。
图1是现有的无错误检测与修正功能的动态随机存取内存的波形时序图；图2A是现有的一种具有修正记忆资料功能的动态随机存取内存的波形时序图；图2B是现有的另一种具有错误检测与修正功能的动态随机存取内存的波形时序图；图3是本实用新型一较佳实施例的一种在动态随机存取内存的更新时脉中检测与修正错误的装置方块图；图4是本实用新型一较佳实施例的一种在更新时脉中检测与修正错误的动态随机存取内存装置的波形时序图。
具体实施方式
本实用新型是关于一种在动态随机存取内存的更新时脉中检测与修正错误的装置。由于应用本实用新型可使动态随机存取内存具有较高的执行效率，因此本实用新型尤其适用于与逻辑制程的内嵌式动态随机存取内存。如图3所示的本实用新型一较佳实施例的一种在动态随机存取内存的更新时脉中检测与修正错误的装置方块图。根据图3，储存在内存中的信息会被读出并且在每一个更新动作中执行错误检测。假如检测出任何错误(例如由α粒子或噪声等其它原因所导致的软错误)，则会记下更新地址，并将正确信息存入资料缓存器中，以便在下一次更新循环中写回。在下一个更新循环中，正确资料会写回原地址的内存中。然而，假如在下一次更新之前，针对此标示地址的内存已进行任何写入动作，则此种标示会被取消，且不再执行写回资料的更新动作。由于整个记忆库中的内容会以记忆时间所定义的适当周期来依序更新，因此不论闲置时间多长，使用本实用新型来更新内存可确保内存中的资料皆为正确。图3中的各方块的操作与功能如下所述。
更新控制器110用来产生更新地址并根据更新周期来发出更新命令以启始更新循环。更新控制器110所产生的更新地址传送至地址缓存器与多任务器120；而更新控制器110所发出的更新命令则发送至地址缓存器与多任务器120与资料缓存器与多任务器130。当更新循环一开始，便可利用地址缓存器与多任务器120中的多任务器来选择储存在地址缓存器与多任务器120中的地址缓存器的更新地址。然后，更新地址将被传送至地址译码器140中以存取内存数组100中这些更新地址所对应的信息。接着，更新地址所对应的内存数组100中的资料可被读出至数据读取/写入缓冲区150，接着以错误修正码电路160来检查。若检出任何错误位，则修正错误并将正确资料储存在资料缓存器与多任务器130中的资料缓存器内。此外，错误修正码电路160会送出一错误检出讯号至更新控制器中以停止产生下一组更新地址，并通过读取/写入切换器170将读取动作切换为写入动作以用于下一个更新循环。在下一个更新循环进行之前，进行写入动作的地址会与储存在地址缓存器与多任务器120中的地址缓存器的更新地址相互比较。假如这两组地址相同，则将错误检出讯号取消，然后更新控制器110会产生下一组更新地址，并且读取/写入切换器170会切换至读取模式。假如在下一个更新循环激活时错误检出讯号仍然存在，则储存在资料缓存器与多任务器130中的资料缓存器内的正确资料会写回至已标示的更新地址所对应的内存中以完成错误修正。
如图4所示的本实用新型一较佳实施例的一种在更新时脉中检测与修正错误的动态随机存取内存装置的波形时序图。图4中显示二个完全相同的读取时脉260、更新时脉200、与更新时脉202的波形。每一个读取时脉260、更新时脉200、与更新时脉202的波形包括字符线波形210、位线波形220、反位线波形230、以及行选择线波形240等。其中，位线波形220与反位线波形230为成对互补的位线波形；而更新时脉202则为更新时脉200的下一个更新时脉。如前所述，应用本实用新型可于更新时脉200中进行错误检测。然后，若确实在更新时脉200中检出错误，则修正错误的动作会在下一个更新时脉202中进行。
综上所述，本实用新型可提供一种检测与修正错误的方法，至少包括以下步骤。首先，于一第一内存更新时脉中决定储存于欲更新的一内存组件中的一信息内是否存在一错误。然后，若上述内存组件中的信息内包括上述错误，则于一第二内存更新时脉中，将已修正的上述信息写入至上述内存组件中。其中，上述错误例如可为单位元错误或多位错误。此外，上述第二内存更新时脉紧接在第一内存更新时脉之后。然而，上述第一内存更新时脉与第二内存更新时脉间更可包括至少一内存存取时脉。
再者，上述决定步骤中更可包括以下步骤。首先，检测储存于上述内存组件中的上述信息。然后，使用此信息来决定该错误的存在。
另外，上述第一内存更新时脉中更可包括以下步骤。首先，若在上述信息中检测出上述错误，则修正此错误。然后，若检测出此错误，则将一控制值设定成一指定值，其中此控制值例如可为一旗标(Flag)。至于，若上述控制值等于指定值，则将已修正的上述信息写入至内存组件中。或者，若上述控制值不等于指定值，则在第二内存更新时脉中更可包括更新一第二内存组件中的一第二信息。此外，上述写入步骤中更可包括将上述控制值设定成一第二指定值。
因此，由上述本实用新型较佳实施例可知，应用本实用新型可将动态随机存取内存中的错误修正动作隐藏在更新时脉中，而不会降低正常存取操作的效率。
此外，由上述本实用新型较佳实施例可知，应用本实用新型可消除错误在内存中累积的情况，而时时保持内存中的资料正确无误。
权利要求1.一种在动态随机存取内存更新时脉中检测与修正错误的装置，其特征在于其至少包括一更新控制器，其产生一更新地址并根据一更新周期来发出一更新命令以启始一更新循环；一地址缓存器与多任务器；一资料缓存器与多任务器，其中所述更新地址传送至所述地址缓存器与多任务器，且所述更新命令传送至所述地址缓存器与多任务器以及所述资料缓存器与多任务器；一地址译码器，其读取所述更新地址所对应的一内存数组中的一资料至一资料读取/写入缓冲区；一检查并修正所述数据的错误修正码电路。
2.根据权利要求1所述的在动态随机存取内存的更新时脉中检测与修正错误的装置，其特征在于若检测出所述资料中具有一错误，则所述装置更至少包括一修正资料，其先储存于所述资料缓存器与多任务器中的一资料缓存器中；一错误检出讯号，其自所述错误修正码电路送出至所述更新控制器中，以停止产生另一更新地址，并于另一更新循环中将所述修正资料写入至所述内存数组中。
3.根据权利要求1所述的在动态随机存取内存的更新时脉中检测与修正错误的装置，其特征在于若未检测出所述资料中具有一错误，则所述装置至少包括又一更新地址与另一更新命令，其由所述更新控制器所发出，以根据所述更新周期来启始另一更新循环。
4.根据权利要求3所述的在动态随机存取内存的更新时脉中检测与修正错误的装置，其特征在于所述错误为一软错误。
5.根据权利要求4所述的在动态随机存取内存的更新时脉中检测与修正错误的装置，其特征在于所述错误是由α粒子或噪声所导致。
专利摘要一种在动态随机存取内存(Dynamic RandomAccess Memory；DRAM)的更新(Refresh)时脉中检测与修正错误(Error Checking And Correcting；ECC)的装置。本实用新型的特征在于，将动态随机存取内存中的错误修正动作隐藏在更新时脉中，使资料存取的效率不受影响。此外，本实用新型更可避免错误在内存中累积的情况，因而时时保持内存中的资料正确无误。
文档编号G11C7/10GK2720573SQ20042005067
公开日2005年8月24日 申请日期2004年5月9日 优先权日2003年5月9日
发明者黄建华 申请人:台湾积体电路制造股份有限公司