专利名称：产生n比特输出指针的电路装置、半导体存储器及方法
技术领域：
本发明涉及一种用于产生n比特输出指针的电路装置，特别是用于半导体存储器中一种具有可调整读取延迟的FIFO基础读取延迟计数器的电路装置；本发明还涉及一种半导体存储器与方法。
背景技术：
在现代计算机与软件应用中越来越需要在较短的时间内处理更大量的数据，大尺寸集成存储器(例如同步动态随机存取存储(S-DRAM)存储器)即用于存储数据。S-DRAMs是标准存储器模块，其包含了大尺寸集成晶体管与电容器，使得在无须另外等待周期下即可对存储器进行存取。
图1说明了在专利档DE 102 10 726 B4的图1中所提及的S-DRAM1的部分读取路径；使用一感测放大器3与一内部数据总线4、并利用一内部时钟信号CLK而以计时方式从存储器胞元数组2中读取数据；在读取路径中配置一数据缓冲FIFO5，以同步输出数据。利用一OCD驱动器(离线驱动器)6而从FIFO5读出经缓冲储存的读取数据，并通过一外部数据总线7而将读取数据供应至一微控制器，以进行进一步的处理。所述FIFO5是经由利用一读取指标INP的感测放大器3与利用一输出指标OUTP的读取延迟产生器8所驱动，所述输出指针OUTP是作为一时间延迟数据启动信号。
信号延迟在读取存取操作中扮演了显著的角色。就一方面而言，需要一段读取时间tAA来从存储器胞元数组2中读出读取数据RDint，并将其提供给所述OCD驱动器6，另一个信号延迟是产生自通过OCD驱动器6的读取数据RDout的传播时间tDP；所谓的读取延迟ΔT即根据已知的信号延迟tAA、tDP而定义，所述信号延迟表示，在考虑到信号延迟tAA、tDP时，从存储器胞元数组读出读取数据、并将其提供至OCD驱动器6的输出所至少需要的时间周期，所述读取延迟ΔT是由读取延迟产生器8产生，其使输出指标OUTP相对于FIFO5的输入指标INP对应偏移了对应于所述读取延迟ΔT的最小时钟脉冲数n。
利用读取延迟计数器8来计数所述读取延迟ΔT的这些n个时钟脉冲数，所述读取延迟计数器8是特别用于此一目的，并以对应的方式将输出计数OUTP相对于输入计数INP偏移了时钟信号CLK的n个时钟脉冲。在执行读取延迟计数器的时候，通常是使用FIFO基础的概念，其中芯片内部读取信号RDint是在读取延迟产生器8的控制下、经由编程的读取延迟ΔT而被偏移，并改变至外部时钟信号域DLL-CLK。图2利用方块图来说明一种具有四个个别的FIFO胞元9a的FIFO9，其FIFO深度因而为4。举例而言，时钟域是由输入指针INP0开启数据缓冲FIFO的胞元“0”所偏移，由此可于该处连续读取内部数据信号RDint；同时，输出计数器OUTP1，举例而言，是启动的。这导致内部数据信号RDint只在三个时钟脉冲后从胞元“0”读出(见图3A)，假设每一个输入指标INP0-INP3与每一个输出指标OUT0-OUT3分别于一个时钟脉冲周期中二者择一地接替启动。
在目前的半导体存储器中，越来越需要能够调整个别的读取延迟ΔT以及不同的读取延迟ΔT，以使所述半导体存储器可以在不同的操作模式中进行操作。为了能够改变已经设定的读取延迟ΔT，输出指标必须相对于输入指标而偏移；在上述例子中，如果是启动FIFO胞元“2”的输出指标OUTP2而非FIFO胞元“1”的输出指标OUTP1，则储存在数据缓冲FIFO中的读取数据会早一个时钟脉冲而从后者被读取，因而对应一个已经减少1的读取延迟。
图3说明了一可编程读取延迟ΔT的实施方块图，以说明其普遍问题。在此例中，提供一4比特环计数器(其由组件符号10加以表示)，因而具有四个计数器段10a，并根据计数器读取而提供一个4比特计数器读取信号CNT0-CNT3。
一个n比特输出指标也需要n个多任务器段11，每一个多任务器段于其输出处产生输出指标OUTP的一个比特。多任务器段11的输出是以不同的次序各连接至环计数器10的输出，可使用一多任务器控制信号11a来选择需被调整、或欲加以调整的个别的读取延迟，且所述多任务器控制信号11a是反映于输出指标OUTP中，其是经由供应相同的控制信号11a至各多任务器11以选择个别的相同多任务器输入。环计数器10的计数器读取各以特定次序而被引入多任务器11的输入。
这种实施方式的问题是，就一方面而言，特别是在欲边程的读取延迟ΔT具有多样性的情形中，多任务器11的输入连接也必须具有对应的多样性；而另一方面，环计数器10在其电路上也因此变得非常复杂，这是因其必须具备与输出指标OUTP的比特宽度对应的多个计数器段10a。在这种具有多样性的计数器段10a的情形中，环计数器10的反馈线10b会变得非常长，其降低了环计数器在信号传递时间上的性能，特别是，所述环计数器10会开始越来越慢。此外，由于需要大量的多任务器段，导致与计数器读取信号的每个比特CNT0-CNT3或是个别的输出相关的负载变得更高，因而在高操作频率读取读取数据时，将更难维持其正确功能。
特别是，这样的问题是发生于非常大的读取延迟与非常长的计数器与多任务器线路的情形中，其可能一方面导致信号在这些线路上的传递时间较长，另一方面导致寄生电容效应；而这些都是希望可以避免发生的不利影响，特别是在高频范围(MHz-GHz)下操作大尺寸的集成半导体存储器时；这是因为储存在半导体存储器中的信息会因此无法以既定方式加以读取、及/或仅能接受在读取操作其间损失数据而以附加复杂度较小的方式来读取。这些当然也是希望可以避免的状况。
发明内容
为解决习知技术中的问题，本发明的目的在于使其以可调整读取延迟的方式、在一FIFO基础读取延迟计数器中以较佳的方式(特别是，以更可靠的方式)在高操作频率下读出读取数据。或者是，本发明也提供一种读取延迟计数器，特别是，其于多样性的读取延迟下仍可在功能正确的状态下加以操昨。
根据本发明，这些目的中至少其中一项可经由具有如权利要求1所述特征的电路装置、具有如权利要求10所述特征的半导体存储器、以及/或具有如权利要求12所述特征的方法加以实现。
因此，本发明提供了一种用于产生n比特输出指针的电路装置，特别是用于一半导体存储器中的一种具有可调整读取延迟的FIFO基础读取延迟计数器的电路装置。所述电路装置具有至少一m比特接口，用于引入个别的m比特参考信号，所述m比特参考信号具有个别的信息项目，所述信息项目是与欲使用所述输出指标OUTP调整的读取延迟有关；具有至少一m比特二进制计数器，其于输出处提供一m比特计数器读取信号，所述m比特计数器读取信号具有一个别的电流计数器读取；具有一译码器装置，所述译码器装置是连接在所述二进制计数器的下游，并具有一第一数量n的译码器装置，所述译码器装置各比较所述电流计数器读取信号以及与个别的译码器装置相关的一参考值，且各根据比较结果而于输出处提供所述输出指标的一比特；具有n个输出，用于提供所述输出指标的n个比特。
一种半导体存储器，其具有一存储器胞元数组，其中读取数据即储存于所述存储器胞元数组中；具有一读取路径，其中下列电路部分即排列在所述读取路径中-一感测放大器，用于读取储存在所述存储器胞元数组中的所述读取数据，-一读取延迟计数器，其连接在所述感测放大器的输出的下游，且其读取延迟是设计为可利用如前述权利要求其中一项所述的电路装置加以调整，-一OCD驱动器，其连接在所述电路装置的输出的下游，-一输出接口，其中已延迟了预定读取延迟大小的读取数据于所述输出接口被分接关闭。
一种用于调整读取延迟的方法，所述读取延迟是利用如权利要求1至9中任一所述的电路装置(20)经由编程而加以调整，所述方法包括的步骤是(a)提供一二进制m比特计数器读取(CNT)；(b)提供彼此不同的n个二进制m比特参考值(REF)，其各含有关于欲调整的读取延迟的一信息项目；(c)逐一比特地比较所述计数器读取以及与一译码器装置(24-0至24-15)相关的所述参考值(REF)；(d)根据比较结果，针对输出指标(OUTP)输出一比特(OUTP0-OUTP15)；(e)针对每一个译码器装置(24-0至24-15)重复步骤(c)与(d)；以及(f)组合所述m个译码器装置(24-0至24-15)的m个比特以形成所述输出指标(OUTP)。
本发明的构想在于提供一种电路装置，用于产生FIFO基础读取延迟控制电路的输出指针，其针对不同的读取延迟而加以设计；所述电路装置具有二进制计数器以取代环计数器，并具有可利用参考值加以调整的译码器装置以取代多个多任务器段。在此情形中，所述参考值是已经分别调整或编程的读取延迟的一测量值。
在本发明的电路装置中，可以利用一可调整参考值来对所述译码器装置进行编程，所述译码器装置可正确产生读取延迟计数器(特别是FIFO)的输出指标的n个比特。在本例中，比较二进制计数器的二进制计数器读取值与参考信号，而决定所述输出指标的一对应比特，其中所述参考信号与以调整、经编程的读取延迟有关与相配。对于使用特别用于此构想的译码器装置的输出指针的所有比特，也执行相同的方式。
相较于环计数器，二进制计数器输出处的计数器读取信号的比特宽度较小，因此其具有较少数量的输出连接及输出线；就另一方面而言，特别是欲于对应的环计数器中进行编程的读取延迟具有多样性时，便不再需要可能随时间而变得非常长的反馈线。
此外，当利用二进制计数器于其输出处提供计数器读取信号时，所需要的缓冲存储器(以下称为闩锁(latch))明显较少。举例而言，在FIFO深度为16的例子中，需要总数为16个的输出指标，现在只需要m＝4个闩锁(n＝2m)而非先前需要16个闩锁，此即因使用二进制计数器之故。整体而言，这表示相较于环计数器，二进制计数器可以被设计的明显较小，且因此更有益于芯片面积的考虑。
进一步而言，先前用于组合输出指针信号的多任务器现已由连接在二进制计数器输出下游的多个译码器装置取代，在此情形中，其数量至少对应至输出指标的比特宽度，各译码器装置分别提供所述输出指标的一个比特。这些译码器装置是设计以比较二进制计数器输出处的计数器输出比特值与参考信号的对应参考比特，所述参考信号含有关于最新设定的个别读取延迟的信息项目，当所述二进制计数器产生的最新计数器值与已经设定的参考值相配时，便出现个别的正确输出指标，接着施加至各个译码器装置的输出的比特便一起产生正确的输出指针，以驱动FIFO基础读取延迟计数器，所述FIFO基础读取延迟计数器接着便针对已经调整的个别编程读取延迟而设计，因此一个n可编程的m译码器可以n＝2m的方式加以描述。
本发明的较佳优势与发展可进一步见于从属权利要求与参考图式的说明。
本发明的一种典型实施方式提供了一时钟输入，其中一时钟信号，特别是半导体存储器的一内部时钟信号可以被引入；然而，也可联想到外部产生(例如由一DLL电路所产生)的时钟信号，所述二进制计数器即是利用此一时钟信号的时钟脉冲进行计时。
本发明的一较佳实施方式提供了至少两个二进制计数器，其中一第一二进制计数器是连接至所述译码器装置的一第一部分，而至少一第二二进制计数器是连接至所述译码器装置的一第二部分。这样可以另外减少连接线的线路长度，因而考虑寄生效应而将其最佳化。此外，这也降低了施加至计数器输出的负载。
个别的参考信号一般具有个别的不同二进制参考值，这些译码器装置现在是彼此相邻排列，由此所述参考值可以从第一译码器开始、以递增或递减的译码器装置顺序被提供至彼此相邻排列的译码器装置，接着，所述第一译码器装置产生输出指针的第一(或最后)比特，而最后一个译码器装置产生输出指针的最后一(或第一)比特。
本发明的另一较佳实施方式提供了明确的m比特接口，以引入一单一m比特参考信号，所述接口的输入是连接至一第一译码器装置，且其中其它译码器装置所需要的参考值是得自此一参考信号的参考值。因此，至少一个译码器装置较佳汇聚有一增加电路，其经由以一固定值来增加参考值而产生另一个译码器装置所需的参考值，所述参考值可被提供至另一个译码器装置。对于增加的理解可知，在此例中减少亦为可行，所述固定值较佳为+1或-1；此处的优势在于，只需对参考值的接口提供其中一个译码器装置，其有益于电路上的配置。
另一个替代实施方式同样为，各译码器装置具有个别的相关m比特接口，以引入与此一译码器装置有关的个别的m比特参考信号。
个别的译码器装置执行所述m比特计数器读取信号以及与此一译码器装置相关的m比特参考信号的逐一比特比较，且当这两个信号的比特值经比较彼此相配，则设定所述输出指标的比特为一第一逻辑位准(例如“1”)，否则则设定其为第二逻辑位准(例如“0”)。此方式对于电路配置而言是简单且确切的，此功能是由具有XOR门与下游的NOR门的这些译码器装置中的至少其中一个所提供。
根据本发明一较佳实施方式的半导体存储器提供了一缓存器，在所述缓存器中储存了至少一可编程读取延迟及/或含有关于个别的可编程读取延迟的一信息项目的至少一参考值。本发明也特别适用于所谓的DDR半导体存储器(其中DDR(double data rate)为双倍数据率)，且特别是适用于绘图应用的存储器以满足其最初对于较高数据处理速率的需求。
参照附图所说明的实施方式即可更清楚了解本发明，其中图1是一方块图，其于读取路径的区域中含有部分的习知S-DRAM；图2、图2A是用于说明读取延迟计数器操作的一般问题的方块图；图3是用于说明可编程读取延迟降低的一般问题的方块图；图4是一方块图，用于说明根据本发明的用于产生FIFO基础读取延迟控制电路的输出指针的电路装置；图5是一方块图，用于说明图4所示的电路装置的个别译码器装置；图6是一方块图，用于说明根据本发明的用于产生FIFO基础读取延迟控制电路的输出指针的电路装置的另一实施方式；图7是一方块图，用于说明图4所示的电路装置的个别译码器装置的另一实施方式；图8是一方块图，用于说明具有根据本发明的电路装置的半导体存储器。
具体实施例方式
如非另行说明，在图式中相同的或是功能上相同的组件与信号是以相同的组件参考符号加以表示。
图4表示根据本发明的一种产生输出指针的电路装置区块图，其中该输出指标用于一FIFO基础的读取延迟控制电路，而该控制电路是设计用于不同的读取延迟中。应该先假设的是该FIFO基础的读取延迟控制电路(没有图标于第4图中)具有一数据缓冲FIFO，且该数据缓冲FIFO的FIFO深度为16。因此，根据本发明的电路装置是设计来提供一16比特的输出指标。
在这个例子中，根据本发明的电路装置表示是使用参考符号20。该电路装置具有一时钟输入21以及一输出22。一内部的时钟信号CLK可以通过该时中输入21而引入。该输出22具有n＝16平行输出连接，可以用于敲击一输出指针信号或者一16比特的输出指标OUTP。
一输入被供以该时钟信号CLK的二进制计数器23设置于该时钟输入21以及输出22之间。该二进制计数器23的形式是4比特的二进制计数器(m＝4)并且再其输出产生一4比特计数器读取信号CNT。根据本发明的该电路装置20也包含一具有一共16个个别译码器装置24-0到24-15的译码器装置24，这些个别译码器装置彼此平行排列且其输入分别连接到该二进制计数器23的计数器输出。每一个个别译码器装置24-0到24-15通过一个别的连接线(输出线)25而连接到该输出连接22，因此，整体来说，每一个个别译码器装置24-0到24-15提供一比特作为所述的16比特输出指标OUTP。该输出指针信号OUTP以编码温度计的形式出现在该输出22。
所述的二位计数器23也具有一重置输入26以输入一重置信号RES，可用于重置该二进制计数器23回到一出史的计数器读值，例如“0000”。
根据本发明的电路装置20也包含参考输入27。该参考输入27可以用来供应一对应的参考信号REF到个别的译码器装置24-0到24-15。在此一具体实施例中，该参考信号REF具有相同的比特宽度以作为计数器读取信号CNT，也就是说在此一实施例中的比特宽度为4。每一参考信号REF指定一具有一4比特宽度参考值，并且以一参考值的型态供应到个别的译码器装置24-0到24-15。在第4图的具体实施例中，多个彼此互不相同的n比特参考信号因而供应到该译码器装置24，其中参考信号的数目对应于个别的译码器装置的数目n。这些参考信号对应的二进制参考值将参照下面如表1及表2中的内容而加以说明。对应的参考信号REF包含一项目涉及将被用于该FIFO基础的读取延迟控制电路的读取延迟的信息，因而可被该输出指针OUTP用来驱动数据缓冲FIFO，以作为读出该读取数据的用途。这个读取延迟基本上储存于一缓存器中，其中该缓存器是因为这个特定用途而设置的，例如再第4图中所标示的一模缓存器28。就像是该读取延迟控制电路以及对应的数据缓冲FIFO，该模缓存器28基本上是大尺寸范围下集成半导体存储器的一部份。
图5表示如图4中的一译码器装置24的一个别译码器装置24的区块图，其设计成在其输出端产生该输出指标OUTP的一个别比特。该指数“X”在这里所要表示的是其分别是表示第X个个别译码器装置24X，输出连结22X或者是输出线25X。所述的个别译码器装置24X包含一计数器输入30以用于引入对应的4比特计算器读取信号CNT以及一用于引入该4比特参考信号REF的参考输入31。在这个具体实施例中，该个别译码器装置24X是一门的型态，其包含在其输入侧的一XOR门32，以及在其输出侧的一个NOR门33。该XOR门的输入被供以计数器读取信号CNT以及该参考信号REF，他们各自的比特是在XOR门经过XOR处理的。根据这样，所述的XOR门32在其输出提供一4比特的比较信号VS，该比较信号随后对应地在下游的NOR门通过NOR的处理。所述的NOR门33在其输出端产生该输出指标OUPT的一对应的比特OUTPX。
图6使用一区块图用以表示根据本发明的一电路装置20的另一个具体实施例。与在图4中所代表的具体实施例相反，所述的电路装置20在这个实施例中分为两部份而且具有两个二进制计数器23a、23b。第一(顶部)部份的八个译码器装置24a是设计来产生该输出指标OUTP的第一组八比特OUTP0-OUTP7，而所述的第二(底部)部份的八个译码器装置24b则是用来产生该输出指标OUTP剩下的八个比特OUTP8-OUTP15。
在这个例子中，对应的译码器装置24是使用对应的参考信号REF，而且对应的二进制计数器23a、23b是使用该时钟信号CLK以及所述的重置信号RES来驱动，就像对应图4及图5的具体实施例的情况一样。
图7显示于图4中根据本发明的一电路装置的一译码器装置的另一个具体实施例。在这的实施例中，除了所对应的XOR门32以及NOR门33以外，每一个译码器装置24-0到24-14(不包含译码器装置24-15)包含一递增装置34，以将每一个对应的输入信号加“1”。
除了在图5中所示的具体实施例外，只有该第一译码器装置24-0具有一参考输入27，而透过其使一参考信号REF能够引入其中。其它的译码器装置24-0到24-15并不予所述的参考输入27连接。他们从他们各自接续的译码器装置24-0到24-14中通过提供给对应的译码器装置24-1到24-15的对应参考值的优点而接收各自参考值REF’，其中这些提供给对应的译码器装置24-1到24-15的对应参考值是从各自对应的前一个译码器装置24-0到24-14中通过将其后者的参考值加“1”而获得。因此，对于一个别译码器装置来说，例如所述的第一个别译码器24-0来说，提供以一外部的参考信号，其中该参考信号个包含涉及读取延迟信息的一个项目已经足够。这也使得大幅度地简化电路布局是可能的，因为线可可以省去提供不同的参考信号到另一个译码器装置24-0到24-15的非常长的连接线。尤其是，这对于应用较大读取延迟的电路布局来说，更是具有优势。
根据图8所示的一译码器装置24的操作方法将通过如下的内容来加以说明该输出指标5的个别比特OUTP依照一序列顺序起始化一数据缓冲器FIFO对应的FIFO胞元。假如所述的二进制计数器23被初始化成一初始的起始值<0000>，这就表示说启动该FIFO胞元的序列必须表示成下表1表1
然而，假如所述的输出指标“4”随后想要被先起始，在对应的译码器装置24-4中的参考值必须等于该二进制计数器23的起始值。为了初始化到<0000>，如表1中所述，该参考值将因此成为REF4＝<0000>。因为该顺序序列必须维持一样，随之而来的便会是跟随该参考值REF4＝<0000>的参考值必须加1，也就是说必须递增“1”。这可以从下表2，该输出指标“4”将会被优先起始的例子中来说明。
表2
从表2中可以知道，通过这样的要求，涉及该输出指标为“0”的译码器装置现在具有值<1100>作为其参考值。为了将系统初始化，只有对应的第一译码器24-0因此必须填载对应的值<1100>而所有跟随的译码器装置24-1到24-15则接收已经递增1的参考信号。为了程序化另一个读取延迟，只有第一个译码器装置24-0的参考值必须对应的改变，而其它译码器装置24-1到24-15则只需使用递增的对应方式来加以调整。
图8表示在取路径的区域内一具有包含本发明一电路装置的半导体存储器的区块图。所述的半导体存储器40具有一存储器胞元数组41，从该胞元数组中读取数据Rdint可以在一读取访问操作期间读取出来。一感测放大器42、一读取延迟技术器43、一OCD驱动器44以及连接到一外部总线45的一输出接口46都设置于读取路径的顺序上。所述的读取延迟技术器43是利用一输出指标OUTP来读取。根据本发明的构想，所述的输出指标OUTP可以调整想要的读取延迟，并且储存于模缓存器20中，举例来说，根据所想要的读取延迟。根据本发明的一电路装置20即是为了这样的目的而设置。
虽然本发明在前面是通过较佳具体实施利的方式而加以详细说明，但他们并不该以此作为其限制，而是可以多样的加以修改及变化。尤其是，根据本发明的电路装置以及其二进制计数器以及译码器装置都只是一种非常简单的方式而以电路的型态而仔细的描述于具体实施中。但无庸置疑的是，这个电路部份也可以在不脱离本发明的基本原理下而被任意加以修改。而且同样无庸置疑的是，前述具体实施例中所指出的数字规格，例如使用16个译码器装置、参考值以及对应参数等，都只是选择用来以举例的方式方便解说具体实施例，以为了配合说明本发明以一深度16的FIFO作为其具体实施例。但除此之外，通过不同数目的译码器装置而应用于一较小或较大的FIFO深度以及同样以不同的方式分离该译码器装置也是同样可以被理解是可行的实施方式。
附图标记列表1同步动态随机存取存储器(S-DRAM)2存储器胞元数组3感测放大器4内部数据总线5数据缓冲FIFO6OCD驱动器7外部数据总线8读取延迟产生器9数据缓冲FIFO9a 数据缓冲FIFO的FIFO胞元10 环计数器10a 环计数器的计数段10b 环计数器的反馈线11 多任务器段11a 多任务器控制信号20 用于产生输出指针的电路装置21 时钟输入22 输出指标的输出23，23a，23b 二进制计数器24 译码器装置24a，24b (第一与第二)译码器装置24X 译码器装置24-0至24-15 个别的译码器装置25，25X 输出线26 重置输入27 参考信号输入28 (模)缓存器30 计数器读取信号输入32 XOR门33 NOR门34 增1装置
40半导体存储器41存储器胞元数组42感测放大器43读取延迟计数器44OCD驱动器45外部总线46输出接口ΔT 读取延迟时间CLK 内部时钟信号CNT 进制计数器的计数器读取信号CNT0-CNT3 环计数器/二进制计数器的计数器读取比特DLL-CLK DLL时钟信号INP 输入指标INP0-INP3 输入指标的个别比特n 时钟脉冲数NOP NOP指令(NOP＝no operation)OUTP 输出指标OUTP0-OUTP15 输出指标的个别比特RD读取指令RDint 读取数据RDout 读取数据REF 参考信号、参考值REF’ 得自参考信号的参考值RES 重置信号VS比较信号
权利要求
1.一种用于产生n比特输出指针(OUTP)的电路装置(20)，特别是用于一半导体存储器(40)中的一种具有可调整读取延迟的FIFO基础读取延迟计数器(43)的电路装置，所述电路装置具有至少一m比特接口(27)，用于引入个别的m比特参考信号(REF)，所述m比特参考信号(REF)具有个别的信息项目，所述信息项目是与欲使用所述输出指标(OUTP)调整的读取延迟有关，具有至少一m比特二进制计数器(23)，其于输出处提供一m比特计数器读取信号(NT)，所述m比特计数器读取信号(NT)具有一个别的电流计数器读取；具有一译码器装置(24)，所述译码器装置(24)是连接在所述二进制计数器(23)的下游，并具有一第一数量n的译码器装置(24-0至24-15)，所述译码器装置各比较所述电流计数器读取信号(CNT)以及与个别的译码器装置(24-0至24-15)相关的一参考值，且各根据比较结果而于输出处提供所述输出指标(OUTP)的一比特(OUTP0-OUTP15)，具有n个输出(22)，用于提供所述输出指标(OUTP)的n个比特。
2.根据权利要求1所述的电路装置，其中提供一时钟输入(21)，其中一时钟信号(CLK)，特别是所述半导体存储器(40)的一内部时钟信号(CLK)可以被引入，且其中所述二进制计数器(23)是利用此一时钟信号(CLK)的一时钟脉冲而进行计时。
3.根据前述权利要求中任一项所述的电路装置，其中具有至少两个二进制计数器(23a，23b)，其中一第一二进制计数器(23a)是连接至所述译码器装置的一第一部分(24a)，而至少一第二二进制计数器(23b)是连接至所述译码器装置的一第二部分(24b)。
4.根据前述权利要求中任一项所述的电路装置，其中个别的参考信号(REF)具有个别不同的二进制参考值，且其中所述译码器装置(24-0至24-15)是彼此相邻排列，使得所述参考值以递增或递减的顺序被提供至彼此相邻排列的所述译码器装置(24-0至24-15)。
5.根据前述权利要求中任一项所述的电路装置，其中，明确地提供一m比特接口，以引入一单一m比特参考信号(REF)，所述接口的输入是连接至一第一译码器装置(24-0)，且其中其它译码器装置(24-1至24-15)所需要的参考值(REF)是得自此一参考信号(REF)的参考值。
6.根据权利要求5所述的电路装置，其中至少一个译码器装置(24-0至24-14)具有一增加电路(34)，其经由以一固定值，特别是以值1，来增加与所述译码器装置(24-0至24-14)相关的参考值，而产生另一译码器装置(24-1至24-15)的参考值(REF)。
7.根据权利要求1-4中任一项所述的电路装置，其中各译码器装置(24-0至24-15)具有个别的相关m比特接口(27)，以引入与此一译码器装置(24-0至24-15)有关的个别的m比特参考信号(REF)。
8.根据前述权利要求中任一项所述的电路装置，其中一译码器装置(24-0至24-15)执行所述m比特计数器读取信号(CNT)以及与此译码器装置(24-0至24-15)相关的m比特参考信号(REF，REF’)的逐比特比较，且当这两个信号的比特值经比较彼此相配，则设定所述输出指标(OUTP)的比特(OUTP0-OUTP15)为一第一逻辑位准，否则则设定其为一第二逻辑位准。
9.根据前述权利要求中任一项所述的电路装置，其中所述译码器装置(24-0至24-15)中至少其中一个译码器装置具有一XOR门(32)与一下游NOR门(33)。
10.一种半导体存储器(40)具有一存储器胞元数组(41)，其中读取数据(RDint)即储存于所述存储器胞元数组(41)中，具有一读取路径，其中下列电路部分即排列在所述读取路径中-一感测放大器(42)，用于读取储存在所述存储器胞元数组(41)中的所述读取数据(RDint)，-一读取延迟计数器(43)，其连接在所述感测放大器(42)的输出的下游，且其读取延迟是设计为可利用如前述权利要求中任一项所述的电路装置(20)加以调整，-一OCD驱动器(44)，其连接在所述电路装置(20)的输出的下游，-一输出接口(46)，其中已延迟了预定读取延迟大小的读取数据(RDout)于所述输出接口(46)被分接关闭。
11.根据权利要求10所述的半导体存储器，其中提供一缓存器(28)，在所述缓存器(28)中储存了至少一可编程读取延迟及/或含有与个别的可编程读取延迟有关的一信息项目的至少一参考值(REF)。
12.一种用于调整读取延迟的方法，所述读取延迟是利用如权利要求1至9中任一项所述的电路装置(20)经由编程而加以调整，所述方法包括的步骤是(a)提供二进制m比特计数器读取(CNT)；(b)提供彼此不同的n个二进制m比特参考值(REF)，其各含有关于欲调整的读取延迟的一信息项目；(c)逐一比特地比较所述计数器读取以及与一译码器装置(24-0至24-15)相关的所述参考值(REF)；(d)根据比较结果，针对输出指标(OUTP)输出一比特(OUTP0-OUTP15)；(e)针对每一个译码器装置(24-0至24-15)重复步骤(c)与(d)；以及(f)组合所述m个译码器装置(24-0至24-15)的m个比特以形成所述输出指标(OUTP)。
13.根据权利要求12所述的方法，其中提供一单一参考信号(REF)，所述单一参考信号(REF)具有所述译码器装置的其中一个译码器装置(24-0)的一第一参考值，且其中其它译码器装置(24-1至24-15)的其它参考值(REF)是经由连续增加所述第一参考值(REF)而产生。
全文摘要
本发明涉及一种用于一半导体存储器中的具有可调整读取延迟的FIFO基础读取延迟计数器的电路装置，其具有至少一m比特接口；所述电路装置还具有至少一m比特二进制计数器，其于输出处提供一个具有个别电流计数器读取的m比特计数器读取信号；所述电路装置还具有一译码器装置，并具有一第一数量n的译码器装置，所述n个译码器装置各比较所述电流计数器读取信号以及与个别的译码器装置相关的一参考值，并各根据比较结果而于输出处提供所述输出指标的一比特；所述电路装置还具有n个输出以提供所述输出指标的n个比特。本发明还涉及一种半导体存储器及方法。
文档编号G11C8/10GK1975921SQ20061014350
公开日2007年6月6日 申请日期2006年11月8日 优先权日2005年11月9日
发明者S·迪特里克 申请人:奇梦达股份公司