专利名称：一种提高扫描链测试覆盖率的方法和装置的制作方法
技术领域：
本发明涉及存储器测试技术领域，特别地，涉及一种提高扫描链测试覆盖 率的方法和装置。
背景技术：
集成电路为了保证生产产品的正确，需要用测试向量(test pattern)测试 是否存在制造缺陷。所谓测试向量，就是在测试时，加载到集成电路芯片的测 试激励。测试向量主要分为用于测试芯片内只读存储器的测试向量(ROM BIST Pattern)，用于测试芯片内随机存取器的测试向量(RAM BIST Pattern) 和扫描链测试向量(Scan Pattern )。
其中，扫描链由多个寄存器构成，通过自动测试向量生成工具(AutoTest Pattern Generation, ATPG )控制所述多个寄存器中的存储值，从而形成扫描链 测试向量。
具体地说，扫描链芯片测试过程主要包括以下步骤
Sl，驱动测试芯片进入扫描测试模式(shift模式)，在此模式下，通过 ATPG向寄存器中灌入相应的测试向量，形成扫描链；
52, 测试芯片进入捕获模式(capture模式)，在此模式下，测试向量通过 寄存器，作用到与所述寄存器所连接的组合逻辑上，换句话说，测试向量开始 在测试芯片的组合逻辑电路中传输；并且将测试向量对组合逻辑的运算结果锁 存到相应的寄存器内；
53, 测试芯片再次进入shift模式，将上述运算结果平移输出；并且，比 较寄存器中的输出结果与期望响应，根据比较结果判断是否检测到错误。
但是，在上述步骤S2中，当测试向量作用到组合逻辑电路后，可能要与 另外一个控制信号共同作为某个与门的输入信号，而现实的情况是，在扫描模 式下，该控制信号有可能被置为保持低电平O的状态，从而使得该与门的输出 也为零，进而导致组合逻辑的输出不能被D触发器捕捉到。因此，在capture
3模式下，无法完成捕捉功能。
由此可见，现有技术存在的问题是，由于在扫描模式下，有些控制信号被 置为零而导致输入的测试向量作用于组合逻辑后，输出的测试结果无法被检测 到，使得某些逻辑不可测，从而降低扫描链测试的逻辑覆盖率，进而导致芯片 的整体测试覆盖率低。
发明内容
本发明的目的在于提供一种提高扫描链测试覆盖率的方法和装置，以解决
现有技术由于在capture模式下无法完成捕捉功能而降低测试的逻辑覆盖率， 进而导致芯片的整体测试覆盖率低的问题。
为了解决上述问题，本发明公开了一种提高扫描链测试覆盖率的方法，所 述扫描链由多个寄存器串接而成，包括
连接扫描才莫式下被置为零的存储器内建自测试(memory Built-in Self Test, memory BIST )控制信号的输入端到扫描链中的某一寄存器上；
输入测试向量生成工具产生的扫描测试向量给包括所述某一寄存器的扫 描链，测试组合逻辑；
比较所述组合逻辑的测试响应和逻辑期望值。
优选的，所述memory BIST控制信号为内建自测试选择(BIST—select)信 号、内建自测试执行(BIST—run)信号或内建自测试结果使能(BIST—result—en)信号。
优选的，所述某一寄存器为扫描链中的任意一个寄存器。 优选的，所述测试向量生成工具为自动测试向量生成工具ATPG。 对应上述方法，本发明还公开了一种提高扫描链测试覆盖率的装置，所述
扫描链由多个寄存器串接而成，各寄存器具有接收测试向量生成工具产生的扫
描测试向量的端口，包括
与所述扫描链中的某一寄存器连接的memory BIST控制信号单元，该
memory BIST控制信号单元存储扫描模式下被置为零的BIST控制信号；
输出端与所述memory BIST控制信号单元的输出端作为同一与门输入端
的组合逻辑；
4输出所述组合逻辑扫描测试结果的所述与门。
优选的，所述memory BIST控制信号单元还可以包括BIST—select信号 单元、BIST—run信号单元或BIST result—en信号单元等。
优选的，所述某一寄存器为所述扫描链中的任意一个寄存器。 优选的，所述测试向量生成工具为自动测试向量生成工具ATPG。 与现有技术相比，本发明具有以下优点
采用本发明提供的提高扫描链测试覆盖率的方法和装置，在对芯片进行扫 描链测试时，将memory BIST控制信号与扫描链的某一寄存器连接。在扫描 模式下，扫描测试向量输入给所述扫描链中包括所述某一寄存器的预定寄存器 组，测试组合逻辑；寄存器进一步控制memory BIST控制信号的输出。使得 memory BIST控制信号在扫描《连测试时可以控制，实现了 memory BIST逻辑 的可测试性，从而提高了扫描链测试的逻辑测试覆盖率，进而提高了芯片的整 体测试覆盖率。
图1是本发明提高扫描链测试覆盖率的方法实施例流程图； 图2是本发明提高扫描链测试覆盖率的装置实施例结构示意图。
具体实施例方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式
对本发明作进一步详细的说明。
本发明提供的解决方案通过改进扫描链测试时存储器(memory)内建自 测试(Built-in Self Test, BIST)的控制逻辑，从而提高芯片的逻辑测试覆盖率， 进而提高芯片的整体测试覆盖率。
本发明实施例涉及到一种为了提高扫描链测试覆盖率而设计的芯片，在该 芯片i殳计中,4吏用了4艮多memory, 包括registfile, 6T隱sram, oneT-sram。
在进行扫描链测试时，发现memory BIST逻辑的测试覆盖率很低，大约 只有40%。经过检测发现，是由于上述芯片设计中使用了很多memory,这些 memory都有memory BIST逻辑，所以memory BIST逻辑在整个芯片设计中占
5有较大比例。在对芯片进行扫描链测试时，上述memory BIST逻辑的控制信 号被置为零，导致与BIST控制信号输入有关的组合逻辑无法检测。发现上述 原因的过程从memory BIST逻辑说起，经过分析发现，memory BIST逻辑的 大致结构和作用为BIST逻辑与memory连接，用于BIST测试模式时，完成 memory的自检测，另外，在BIST逻辑中还包括有旁路逻辑(bypass逻辑)。
当芯片进行扫描链测试时，在扫描模式下，上述BIST逻辑利用scan-mode 4言号开启所述bypass還4專，在扫4笛才莫式下，scan-mode 4言号的Y直为1 ，上述bypass 逻辑的作用为在扫描模式下，将memory的读写控制信号、地址、读写数据 信号连接到扫描链的寄存器上，这样使得memory的读写控制信号在扫描模式 下可以测试。可见，上述memory BIST逻辑的结构在扫描才莫式下不影响memory 读写控制逻辑的测试。
但同时也发现:在扫描连测试时，memory BIST逻辑的使能信号被置为零， 使得BIST逻辑的控制信号，诸如内建自测试选择(BIST—select)信号、内建 自测试执行(BIST—run)信号或内建自测试结果使能(BIST—result—en)信号， 在扫描模式也始终为0，导致大部分与上述信号有关的组合逻辑在扫描模式下 不能测试，降低了扫描链的逻辑测试覆盖率，进而导致芯片的整体测试覆盖率 比较低。
为了实现上述组合逻辑在扫描模式时的可测试性，本发明提供了 一种提高 扫描链测试覆盖率的方法，参照图1,示出了本发明提高扫描链测试覆盖率的 方法实施例流程图，包括
步骤101，连接扫描模式下被置为零的memory BIST控制信号的输入端到 扫描链中的某一寄存器上；
在本发明实施例中，上述memory BIST控制信号可以为BIST—select、 BIST—run或BIST—result—en等信号。
步骤102,输入测试向量生成工具产生的扫描测试向量给包括所述某一寄 存器的扫描链，测试组合逻辑；
在本发明实施例中，上述测试向量生成工具优选采用自动测试向量生成工 具ATPG产生扫描测试向量。步骤103，比4交所述组合逻辑的测试响应和還辑期望值。
在本发明实施例中，上述步骤101中的某一寄存器为扫描链中的任意一个 寄存器。也就是说，对芯片进行扫描链测试时，BIST—select信号的输入端可 以与扫描链中的任意一个寄存器连接，只要该寄存器处于扫描链中，都能实现 对上述BIST—select信号的控制，实现对组合逻辑的测试，而不会影响到上述 组合逻辑的可测试性。
同样，BIST—run信号的输入端也可以与扫描链中的任意一个寄存器连接， 只要该寄存器处于扫描链中，都能实现对上述BIST一run信号有关的组合逻辑 的测试，而不会影响到上述组合逻辑的可测试性。对于BIST—result—en信号或 其它类似信号也采用上述方法连接到扫描链的寄存器上，使得BIST—result—en 信号可以控制，实现组合逻辑的可测试性。
因此，采用本发明上述实施例提供的提高扫描链测试覆盖率的方法使得扫 描模式下被置为零的memory BIST控制信号可以被控制，进而使得与所述 memory BIST控制信号相关的组合逻辑可以测试，提高了扫描链的逻辑测试覆 盖率，进而提高了芯片的整体测试覆盖率。
对应上述一种提高扫描链测试覆盖率的方法，本发明还^是供了 一种4是高扫 描链测试覆盖率的装置，所述扫描链由多个寄存器串接而成，各寄存器具有接 收测试向量生成工具产生的扫描测试向量的端口 ，包括
memory BIST控制信号单元，用于存储扫描模式下被置为零的BIST控制 信号，该memory BIST控制信号单元与所述扫描链中的某一寄存器连接；
组合逻辑，输出端与所述memory BIST控制信号单元的输出端作为同一 与门输入端的组合逻辑；
在上述方法实施例中，所述组合逻辑也称为与BIST控制信号相关的组 合逻辑。
与门，用于输出所述组合逻辑扫描测试结果。
memory BIST控制信号单元，与所述扫描链中的某一寄存器连接；其中， 所述某一寄存器为所述扫描链中的任意一个寄存器。
在本发明实施例中，所述memory BIST控制信号单元可以为BIST—select
7信号单元、BIST—run信号单元或BIST—result—en信号单元等。
在本发明的另外一实施例中，测试向量生成工具釆用自动测试向量生成工 具ATPG。
为了更清楚地说明本发明提供的提高扫描链测试覆盖率的装置，参照图 2,示出了本发明提高扫描链测试覆盖率的装置实施例结构示意图，包括组合 逻辑201、与门202、 D触发器203、寄存器204和BIST—select信号单元205。
其中，与门202的一个输入端与组合逻辑201连接，另一个输入端与 BIST—select信号控制单元205连接，与门202的输出端与D触发器203连接。 BIST—select信号控制单元205的另一端与寄存器204连接。上述寄存器204 和D触发器203都为扫描链上的寄存器，但不局限于一条扫描链上的寄存器， 即上述寄存器204和D触发器203可以处于同一条扫描链中，也可以是两条 扫描链的寄存器。
当芯片进行扫描链测试时，ATPG测试台输出扫描测试向量给扫描链上的 寄存器。在扫描模式下，测试向量通过寄存器204控制BIST一select信号控制 单元205的输出值，该输出值可以是O也可以是1。当所述组合逻辑201的输 出为1, BIST一select信号控制单元205的输出为1时，在capture才莫式下，则 与门202输出为1 ，组合逻辑201的测试结果就能够被D触发器203捕获并输 出，然后将所述组合逻辑201的测试结果与逻辑期望值进行比较，判断组合逻 辑201正常。如果在整个测试过程中，D触发器203输出的结果一直为0,则 说明组合逻辑201存在缺陷。
上述实施例描述的结构也同样适用于BIST—run信号单元、BIST—result—en 信号单元等其它BIST信号控制单元。
采用本发明实施例提供的提高扫描链测试覆盖率的装置，将memory BIST 控制信号单元与扫描链中的寄存器连接。在扫描链测试时，使得扫描模式下被 置为零的memory BIST控制信号可以被控制。在capture模式下，与所述 memory BIST控制信号单元共同作为与门输入端的组合逻辑的测试结果可以 被捕获并输出，使得所述组合逻辑可测，提高了扫描链的逻辑测试覆盖率，进 而提高了芯片的整体测试覆盖率。本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的 都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即 可。对于系统实施例而言，由于其与方法实施例基本相似，所以描述的比较简 单，相关之处参见方法实施例的部分i兑明即可。
以上对本发明所提供的 一种提高扫描链测试覆盖率的方法和装置，进行了
上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本 领域的一般技术人员，依据本发明的思想，在具体实施方式
及应用范围上均会 有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
权利要求
1、一种提高扫描链测试覆盖率的方法，所述扫描链由多个寄存器串接而成，其特征在于，包括连接扫描模式下被置为零的存储器内建自测试控制信号的输入端到扫描链中的某一寄存器上；输入测试向量生成工具产生的扫描测试向量给包括所述某一寄存器的扫描链，测试组合逻辑；比较所述组合逻辑的测试响应和逻辑期望值。
2、 根据权利要求1所述的方法，其特征在于，所述存储器内建自测试控 制信号为内建自测试选择信号、内建自测试执行信号或内建自测试结果使能信，
3、 根据权利要求1所述的方法，其特征在于，所述某一寄存器为扫描链 中的任意一个寄存器。
4、 根据权利要求1所述的方法，其特征在于，所述测试向量生成工具为 自动测试向量生成工具。
5、 一种提高扫描链测试覆盖率的装置，所述扫描链由多个寄存器串接而 成，各寄存器具有接收测试向量生成工具产生的扫描测试向量的端口，其特征 在于，包括与所述扫描链中的某一寄存器连接的存储器内建自测试控制信号单元； 输出端与所述存储器内建自测试控制信号单元的输出端作为同一与门输 入端的组合逻辑；输出所述组合逻辑扫描测试结果的所述与门。
6、 根据权利要求5所述的装置，其特征在于，所述存储器内建自测试控 制信号单元包括内建自测试选择信号单元、内建自测试执行信号单元或内建 自测试结果使能信号单元。
7、 根据权利要求5所述的装置，其特征在于，所述某一寄存器为所述扫 描链中的任意一个寄存器。
8、 根据权利要求5所述的装置，其特征在于，所述测试向量生成工具为 自动测试向量生成工具。
全文摘要
本发明提供了一种提高扫描链测试覆盖率的方法和装置，其中，提高扫描链测试覆盖率的方法包括连接扫描模式下被置为零的存储器内建自测试控制信号的输入端到扫描链中的某一寄存器上；输入测试向量生成工具产生的扫描测试向量给包括所述某一寄存器的扫描链，测试组合逻辑；比较所述组合逻辑的测试响应和逻辑期望值。采用本发明提供的一种提高扫描链测试覆盖率的方法，使得存储器内建自测试控制信号在扫描链测试时可以控制，实现了存储器内建自测试逻辑在扫描模式下的可测试性，从而提高了扫描链测试的逻辑测试覆盖率，进而提高了芯片的整体测试覆盖率。
文档编号G11C29/04GK101515479SQ200910080959
公开日2009年8月26日 申请日期2009年3月30日 优先权日2009年3月30日
发明者浩 张 申请人:北京中星微电子有限公司