专利名称：存储器芯片的制作方法
技术领域：
本发明有关于一种存储器芯片，特别是有关于一种判断电路，用以根据一存储器 芯片的选择输入垫的状态来判断该存储器芯片是操作为单一存储器晶粒或是堆迭存储器 晶粒中的一者。
背景技术：
图1表示256Mb的存储器芯片。参阅图1，存储器芯片1包括23个地址输入垫 (address pad) AO A22、一选择输入垫OP、以及闲置输入垫NC。当存储器芯片1操作为单 一存储器晶粒时，选择输入垫OP及闲置输入垫NC都处于浮置状态。存储器芯片1内部的 弱上拉/下拉电路(weak pull high-lowcircuit)逐渐地将连接于选择输入垫OP的内部 节点拉至一高/低电压准位。在以下的说明中，是以弱上拉电路及弱下拉操作为例来说明。在一些应用中，至少两个图1的存储器芯片1可堆迭形成一个存储器装置。如图 2所示，以具有两个堆迭的256Mb存储器芯片20及21的512Mb存储器装置2为例来说明。 堆迭的存储器芯片20及21中每一者具有与图1的存储器芯片1相同的结构，且存储器芯 片1的闲置输入垫NC作为第24个地址输入垫A23，以定址两该存储器芯片20及21。上方 存储器芯片20堆迭在下方存储器芯片21之上，且两者之间存在着间隙23。图3表示介于 存储器芯片20及21的地址输入垫AO A23间的连接状况。为了清楚地表示此连接状况， 以并排配置来呈现存储器芯片20及21，然而实际上，上方存储器芯片20堆迭于下方存储器 芯片21之上，如图2所示。参阅图3，存储器芯片20的地址输入垫AO A23分别连接存储 器芯片21的地址输入垫AO A23于地址输入垫AO， A23，。存储器芯片20及21通过地 址输入垫AO， A23，接收地址信号。在图3中，上方存储器芯片20的选择输入垫OP连接高电压源VDD，且连接此选择 输入垫OP的内部节点因此处于高准位。下方存储器芯片21的选择输入垫OP连接低电压源 VSS，且连接此选择输入垫OP的内部节点因此处于低准位。因此，当地址输入垫A23’接收 一高逻辑准位信号(H)时，上方存储器芯片20被使能，而下方存储器芯片21则不被使能。 相反地，当地址输入垫A23’接收一低逻辑准位信号(L)时，下方存储器芯片21被使能，而 上方存储器芯片20则不被使能。因此，一个存储器芯片(例如存储器芯片20及21)根据其选择输入垫的状态可 操作在三个模式下。在第一模式下，当存储器芯片的选择输入垫OP处于浮置状态，存储器 芯片操作为单一存储器晶粒。在第二模式下，当存储器芯片的选择输入垫OP被连接至高 电压源VDD时，该存储器芯片操作为两堆迭存储器晶粒中的上方存储器晶粒。在第三模式 下，当存储器芯片的选择输入垫OP被连接至低电压源VSS时，该存储器芯片操作为两堆迭 存储器晶粒中的下方存储器晶粒。在这三个模式下，连接存储器芯片的选择输入垫OP的内 部节点分别地被弱上拉(weakly pulled high)、强上拉(strongly pulled high)、及强下 拉(strongly pulled low)。根据上述，当一存储器芯片在第一模式与第二模式下操作时， 连接其选择输入垫OP的内部节点被上拉。因此，当内部节点处于高准位时，存储器芯片无法判断其本身正操作为单一存储器晶粒(第一模式)下或操作为两堆迭存储器晶粒中的上 方存储器晶粒(第二模式)。此状况可能会发生在作为两堆迭存储器晶粒中上方存储器晶 粒的存储器芯片的需求上，例如图2的上方存储器芯片20。假设弱下拉电路及弱下拉操作应用于浮置的选择输入垫0P。根据上述说明，当一 存储器芯片在第一模式与第三模式下操作时，连接其选择输入垫OP的内部节点被下拉。因 此，当内部节点处于低准位时，存储器芯片无法判断其本身正操作为单一存储器晶粒(第 一模式)下或操作为两堆迭存储器晶粒中的下方存储器晶粒(第三模式)。此状况可能会 发生在作为两堆迭存储器晶粒中下方存储器晶粒的存储器芯片的需求上，例如图2的上方 存储器芯片21。因此，期望提供一种判断电路，其可判断一存储器芯片正操作为单一存储器晶粒 或是堆迭存储器晶粒中的一者。
发明内容
本发明提供一种存储器芯片，操作于多个模式。该存储器芯片包括选择输入垫 (option pad)以及判断电路。选择输入垫具有多个状态。判断电路耦接选择输入垫，用以 根据选择输入垫的当前状态来产生判断信号。判断信号指示出存储器芯片正操作于哪一模 式下。判断电路包括检测单元以及取样单元。检测单元耦接第一电压源以及选择输入垫。 检测单元受控于一控制信号以根据选择输入垫的当前状态来产生至少一检测信号。取样单 元接收该至少一检测信号。在该控制信号被使能之后，取样单元对该至少一检测信号进行 取样以产生判断信号。当控制信号被使能时，该至少一检测信号的准位被第一电压源提供 的电压所改变。根据本发明提供的技术方案，可判断一存储器芯片正操作为单一存储器晶粒或是 堆迭存储器晶粒中的其中之一。
图1表示存储器芯片的示意图；图2表示具有两堆迭存储器芯片的存储器装置；图3表示介于存储器芯片20及21的地址输入垫AO A23间的连接状况；图4表示根据本发明实施例的存储器芯片；图5表示图4中判断电路40的实施例；图6表示图5中检测单元50的一实施例；图7a、图7b至图7c表示根据图6的实施例的波形图；图8表示图5中检测单元50的另一实施例；图9a、图9b至图9c表示根据图8的实施例的波形图；图10表示图5中检测单元50的又一实施利；图11a、图lib至图Ilc表示根据图10的实施例的波形图；图12表示图5中检测单元50的另一实施利；图13a、图13b至图13c表示根据图12的实施例的波形图。附图标号
1 -存储器芯片；AO...A22 地址输入垫
NC ‘ 闲置输入垫；OP --选择输入垫；
2 存储器装置；20,21 存储器芯片；
23 ‘ 间隙；AO...A23 地址输入垫
AO，...A23， 地址输入垫；
VDD 高电压源；VSS 低电压源；
4 -存储器芯片；40 --判断电路；
41 ‘ 控制电路；AO...A23 地址输入垫
OP ‘ 选择输入垫；S40 判断信号；
50 ‘ 检测单元；51 --取样单元；
CS ‘ 控制信号；VSl 电压源；
50， 检测单元；60 弱上拉/下拉元件；
61 ‘ 切换元件；GND 低准位电压；
N60 节点；S60 检测信号；
VS2 电压源；VCC 高准位电压；
VSS 低电压源；
Tl、T2、T3、T4 时间点；
PUΡ2 期间；
VDD 高电压；
50” 检测单元；90,91 切换元件
92 ‘ 弱上拉/下拉元件；N90、N91 节点
S90、S91 检测信号
Tl、Τ2、Τ3、Τ4 时间点。
具体实施例方式为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配 合所附附图，作详细说明如下。图4表示根据本发明实施例的存储器芯片。参阅图4，存储器芯片4包括多个位置 输入垫、选择输入垫0P、判断电路40、以及控制电路41。选择输入垫OP具有不同的状态。 在此实施例中，选择输入垫OP具有三种状态分别在三个模式下的浮置状态、强烈高准位 状态、强烈低准位状态。举例来说，当选择输入垫OP浮置时，选择输入垫OP处于浮置状态。 当选择输入垫OP被连接至高电压源VDD时，选择输入垫OP处于强烈高准位状态。当选择 输入垫被连接至低电压源VSS时，选择输入垫OP处于强烈低准位状态。在此实施例中，存 储器芯片4是一个256Mb的存储器芯片。由于存储器芯片4可操作为单一存储器晶粒或者 是512Mb的两堆迭存储器晶粒中的一者。在另一些实施例中，存储器芯片的地址输入垫数 量根据存储器芯片的尺寸而定。判断电路40耦接选择输入垫0P，且根据选择输入垫OP的当前状态来产生一判断 信号。因此，判断信号S40指示出存储器芯片4正操作在哪一模式下。控制电路41接收判 断信号S40，且根据判断信号S40来控制存储器芯片4。在此实施例中，当选择输入垫OP处于浮置状态时，判断电路40产生判断信号S40来指示出存储器芯片4操作在第一模式下， 其操作为单一存储器晶粒。当选择输入垫OP处于强烈高准位状态时，判断电路40产生判 断信号S40来指示出存储器芯片4操作在第二模式下，其操作为两堆迭存储器晶粒中的上 方存储器晶粒。当选择输入垫OP处于强烈低准位状态时，判断电路40产生判断信号S40 来指示出存储器芯片4操作在第三模式下，其操作为两堆迭存储器晶粒中的下方存储器晶 粒。图5表示图4中判断电路40的实施例。参阅图5，判断电路40包括检测单元50 以及取样单元51。检测单元50耦接电压源VSl以及选择输入垫0P。判断单元50由控制信 号CS所控制，以根据选择输入垫OP的当前状态来产生至少一检测信号。当控制信号被使 能时，该至少一检测信号的准位被电压源VSl所提供的电压所改变。取样单元51接收该至 少一检测信号，且在控制信号CS被使能之后取样该至少一检测信号以产生判断信号S40。图6表示图5中检测单元50的一实施例。参阅图6，检测单元50’耦接选择输入 垫OP于节点N60。检测单元50’包括弱上拉/下拉元件60以及切换元件61。弱上拉/下 拉元件60耦接于电压源VS2与节点N60之间。切换单元61耦接于节点N60与电压源VSl 之间，且由被使能的控制信号CS所导通。假设当存储器芯片4正操作为单一存储器晶粒， 即当存储器芯片4正操作于第一模式下时，选择输入垫OP浮置，且与选择输入垫OP连接的 节点N60被弱上拉至一高准位。因此，电压源VSl提供低准位电压，例如接地电压GND，且电 压源VS2提供高准位电压，例如操作电压VCC。假设在此情况下，弱上拉/下拉元件60是 以PMOS晶体管来实现，其根据低电压源VSS的控制而一直处于导通状态，此外，此PMOS晶 体管具有较长的通道长度。切换元件61是以NMOS晶体管来实现，且其根据被使能且具有 高准位的控制信号CS而被导通。在此实施例中，在节点N60产生一检测信号S60以由取样 单元51来取样。图7a表示当存储器芯片4正操作为单一存储器晶粒(第一模式)时，电压源 VCC(VS2)的电压、控制信号CS、检测信号S60的波形，以及判断信号S40的逻辑数值。如上 所述，当存储器芯片4操作为单一存储器晶粒时，选择输入垫OP为浮置。参阅图7a，检测信 号S60的准位逐渐地由电压源VS2的高准位电压VCC来上拉。在时间点Tl，控制信号CS由 低准位被切换至高准位，即控制信号CS被使能。根据被使能且具有高准位的控制信号CS， 切换单元61于时间点Tl被导通。因此，检测信号S60立刻被下拉至电压源VSl的低准位电 压GND的准位。检测信号S60持续地处于电压源VSl的低准位电压GND的准位，直到控制 信号CS于时间点T2由高准位切换至低准位(即控制信号在时间点T2时被反使能)以关 闭切换元件61。换句话说，当控制信号CS由时间点Tl至T2之间被使能时，判断信号S60 持续地处于电压源VSl的低准位电压GND的准位。在时间点T2之后，检测信号S60再次逐 渐地由电压源VS2的高准位电压VCC来上拉。在控制信号CS被反使能后间隔一短期间Pl 的时间点T3上，由于检测信号S60逐渐地由低准位上拉，取样单元51对检测信号S60进行 取样以获得第一逻辑数值“0”。在时间点T3后距离一长期间P2的时间点T4上，取样电路 51再次对检测信号S60进行取样以获得第二逻辑数值。由于检测信号S60处于电压源VS2 的高准位电压VCC的准位，因此第二逻辑数值为“1”。第一逻辑数值“0”与第二逻辑数值 “1”形成判断信号S40。根据图7a的叙述，当存储器芯片4操作为单一存储器晶粒时，判断电路40根据选择输入垫OP的浮置状态来产生“01”的判断信号S40。图7b表示当存储器芯片4正操作为两堆迭存储器晶粒中上方存储器晶粒(第二 模式)时，电压源VCC(VS2)的电压、控制信号Cs、检测信号S60的波形，以及判断信号S40 的逻辑数值。在第二模式中，选择输入垫OP被连接至高电压源VDD。根据上述，控制信号 CS于时间点Tl至T2之间被使能，且取样单元51分别在时间点T3及T4上对检测信号S60 取样以分别获得第一逻辑数值与第二逻辑数值。如图7b所示，在第二模式下，第一逻辑数 值为“1”与第二逻辑数值为“1”形成判断信号S40。根据图7b的叙述，当存储器芯片4操 作为两堆迭存储器晶粒中上方存储器晶粒时，判断电路40根据选择输入垫OP的强烈高准 位状态来产生“11”的判断信号S40。图7c表示当存储器芯片4正操作为两堆迭存储器晶粒中下方存储器晶粒(第三 模式)时，电压源VCC(VS2)的电压、控制信号Cs、检测信号S60的波形，以及判断信号S40 的逻辑数值。在第三模式中，选择输入垫OP被连接至低电压源VSS。根据上述，控制信号 CS于时间点Tl至T2之间被使能，且取样单元51分别在时间点T3及T4上对检测信号S60 取样以分别获得第一逻辑数值与第二逻辑数值。如图7c所示，在第三模式下，第一逻辑数 值为“0”与第二逻辑数值为“0”形成判断信号S40。根据图7c的叙述，当存储器芯片4操 作为两堆迭存储器晶粒中下方存储器晶粒时，判断电路40根据选择输入垫OP的强烈低准 位状态来产生“00”的判断信号S40。在图6的实施例中，当存储器芯片4操作为单一存储器晶粒(第一模式)时，选择 输入垫OP浮置，且连接选择输入垫OP的节点N60被弱上拉。在一些实施例中，当存储器芯 片4操作为单一存储器晶粒(第一模式)时，选择输入垫OP浮置，且连接选择输入垫OP的 节点N60被弱下拉。因此，电压源VSl提供高准位电压，例如操作电压VCC，且电压源VS2提供低准位电 压，例如接地电压GND，如图8所示。在此情况下，弱上拉/下拉元件60是以NMOS晶体管来 实现，其根据高电压源VDD的控制而一直处于导通状态，此外，此NMOS晶体管具有较长的通 道长度。切换元件61是以PMOS晶体管来实现，且其根据被使能且具有低准位的控制信号 CS而被导通。根据图9a、图9b至图9c中控制信号CS的时序以及取样单元51的取样操作， 判断电路40的取样单元51可根据选择输入垫OP的状态来产生判断信号S40，以指示存储 器芯片4正操作在哪一模式。尤其是，判断信号S40可清楚地指示出存储器芯片4正为单 一存储器晶粒(第一模式)或是两堆迭存储器晶粒中下方存储器晶粒(第三模式)。需注 意，在第一与第三模式中，连接选择输入垫OP的节点N90最后都下拉至低准位。图10表示图5中检测单元50的另一实施利。参阅图10，检测单元50”耦接选择 输入垫OP于节点N90。检测单元50”包括切换元件90及91以及弱上拉/下拉元件92。 切换元件90耦接于节点N90与电压源VSl之间，且其由被使能的控制信号CS来导通。切 换元件91耦接于节点N90与节点N91之间。弱上拉/下拉元件92耦接于电压源VS2与节 点N91之间。假设当存储器芯片4操作为单一存储器晶粒时，即存储器芯片4操作于第一 模式时，选择输入垫OP浮置，且连接于选择输入端OP的节点N90被弱上拉至一高准位。因 此电压源VSl提供低准位电压，例如接地电压GND，而电压源VS2提供高准位电压，例如操作 电压VCC。假设在此情况下，弱上拉/下拉元件92是以PMOS晶体管来实现，其根据低电压 源VSS的控制而一直处于导通状态，此外，此PMOS晶体管具有较长的通道长度。切换元件90是以NMOS晶体管来实现，且其根据被使能且具有高准位的控制信号CS而被导通。在此 实施例中，在节点N90产生一检测信号S90，而在节点N91产生另一检测信号S91。检测信 号S90与S91由取样单元51来取样。图Ila表示当存储器芯片4正操作为单一存储器晶粒(第一模式)时，电压源 VCC(VS2)的电压、控制信号CS、检测信号S90与S91的波形、切换元件91的开关状态、以及 判断信号S40的逻辑数值。如上所述，当存储器芯片4操作为单一存储器晶粒时，选择输入 垫OP浮置。参阅图11a，切换元件91在时间点Tl之前的期间为导通状态(ON)。检测信号 S90与S91逐渐地由电压源VS2的高准位电压来上拉，且在时间点Tl之前到达高准位电压 VCC的准位。在时间点Tl时，切换元件91关闭(OFF)。检测信号S90持续地处于高准位电 压VCC的准位，直到控制信号CS于时间点T2由低准位切换至高准位(即控制信号CS于时 间点T2被使能)来导通切换元件90。在时间点T2，由于控制信号CS被使能，检测信号S90 立刻被下拉至电压源VSl的低准位电压GND的准位。在时间点T3，控制信号CS由高准位 切换为低准位(即控制信号CS于时间点T3被反使能)来关闭切换元件90。此时，由于切 换元件91仍处于关闭状态，检测信号S90不会被高准位电压VCC上拉，且持续地处于电压 源VSl的低准位电压GND的准位。取样单元51于时间点T3 (在控制信号CS被使能之后) 对检测信号S90进行取样以获得第一逻辑数值“0”。在时间点T4，切换元件91导通。由于 切换元件91的导通，检测信号S90的准位逐渐地被高准位电压VCC来上拉。此外，如图Ila 所示，在介于时间点Tl至T4的期间，由于切换元件91被关闭，检测信号S91不会受到低准 位电压GND的影响，且检测信号S91持续地处于高准位电压VCC的准位。取样单元51在时 间点T4对检测信号S91进行取样以获得第二逻辑数值“1”。第一逻辑数值“0”与第二逻辑 数值“1”形成判断信号S40。根据图Ila的叙述，当存储器芯片4操作为单一存储器晶粒时，判断电路40根据 选择输入垫OP的浮置状态来产生“01”的判断信号S40。图lib表示当存储器芯片4正操作为两堆迭存储器晶粒中上方存储器晶粒(第二 模式)时，电压源VCC(VS2)的电压、控制信号CS、检测信号S90与S91的波形、切换元件91 的开关状态、以及判断信号S40的逻辑数值。在第二模式中，选择输入垫OP被连接至高电 压源VDD。根据上述，控制信号CS于时间点T2至T3之间被使能，切换元件91的状态切换 发生在时间点Tl及T4，且取样单元51在时间点T3及T4上分别对检测信号S90及S91取 样以分别获得第一逻辑数值与第二逻辑数值。如图lib所示，在第二模式下，第一逻辑数值 为“1”与第二逻辑数值为“1”形成判断信号S40。根据图lib的叙述，当存储器芯片4操作 为两堆迭存储器晶粒中上方存储器晶粒时，判断电路40根据选择输入垫OP的强烈高准位 状态来产生“11”的判断信号S40。图Ilc表示当存储器芯片4正操作为两堆迭存储器晶粒中下方存储器晶粒(第三 模式)时，电压源VCC(VS2)的电压、控制信号CS、检测信号S90与S91的波形、切换元件91 的开关状态、以及判断信号S40的逻辑数值。在第三模式中，选择输入垫OP被连接至低电 压源VSS。根据上述，控制信号CS于时间点T2至T3之间被使能，切换元件91的状态切换 发生在时间点Tl及T4，且取样单元51在时间点T3及T4上分别对检测信号S90及S91取 样以分别获得第一逻辑数值与第二逻辑数值。如图Ilc所示，在第三模式下，第一逻辑数值 为“0”与第二逻辑数值为“1”形成判断信号S40。根据图Ilc的叙述，当存储器芯片4操作为两堆迭存储器晶粒中下方存储器晶粒时，判断电路40根据选择输入垫OP的强烈低准位 状态来产生“00”的判断信号S40。根据上述实施利，判断电路40的取样单元51根据选择输入垫OP的状态来产生判 断信号S40，以指示存储器芯片4正操作在哪一模式下。尤其是，判断信号S40可清楚地指 示出存储器芯片4正在作为单一存储器晶粒(第一模式)或是两堆迭存储器晶粒中下方存 储器晶粒(第二模式)。需注意，在第一与第二模式中，连接选择输入垫OP的节点N90最后 都上拉至高准位。在图10的实施例中，当存储器芯片4操作为单一存储器晶粒(第一模式)时，选 择输入垫OP浮置，且连接选择输入垫OP的节点N90被弱上拉。在一些实施例中，当存储器 芯片4操作为单一存储器晶粒(第一模式)时，选择输入垫OP浮置，且连接选择输入垫OP 的节点N90被弱下拉。因此，电压源VSl提供高准位电压，例如操作电压VCC，且电压源VS2提供低准位电 压，例如接地电压GND，如图12所示。在此情况下，弱上拉/下拉元件92是以NMOS晶体管 来实现，其根据高电压源VDD的控制而一直处于导通状态，此外，此NMOS晶体管具有较长的 通道长度。切换元件90是以PMOS晶体管来实现，且其根据被使能且具有低准位的控制信 号CS而被导通。根据图13a、图13b至图13c中控制信号CS的时序、切换元件91的切换操 作、以及取样单元51的取样操作，判断电路40的取样单元51可根据选择输入垫OP的状态 来产生判断信号S40，以指示存储器芯片4正操作在哪一模式。尤其是，判断信号S40可清 楚地指示出存储器芯片4正在作为单一存储器晶粒(第一模式)或是两堆迭存储器晶粒中 下方存储器晶粒(第三模式)。需注意，在第一与第三模式中，连接选择输入垫OP的节点 N90最后都下拉至低准位。本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技 术领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发 明的保护范围当以权利要求所界定范围为准。
权利要求
1.一种存储器芯片，其特征在于，所述存储器芯片操作于多个模式，，所述存储器芯片 包括一选择输入垫，具有多个状态；以及一判断电路，耦接所述选择输入垫，用以根据所述选择输入垫的当前状态来产生一判 断信号，其中，所述判断信号指示出所述存储器芯片正操作于哪一模式下，且所述判断电路 包括一检测单元，耦接一第一电压源以及所述选择输入垫，且受控于一控制信号以根据所 述选择输入垫的当前状态来产生至少一检测信号；以及一取样单元，用以接收所述至少一检测信号，且在所述控制信号被使能之后对所述至 少一检测信号进行取样以产生所述判断信号；其中，当所述控制信号被使能时，所述至少一检测信号的准位被所述第一电压源提供 的电压所改变。
2.如权利要求1所述的存储器芯片，其特征在于，所述存储器芯片更包括一控制电路， 用以接收所述判断信号且根据所述判断信号来控制所述存储器芯片。
3.如权利要求1所述的存储器芯片，其特征在于，所述检测单元耦接所述选择输入垫 于一第一节点且包括一弱上拉/下拉元件，耦接于一第二电压源与所述第一节点之间；以及一切换元件，耦接于所述第一节点与所述第一电压源之间，且由被使能的所述控制信 号所导通；其中，一第一检测信号产生于所述第一节点以作为所述至少一检测信号。
4.如权利要求3所述的存储器芯片，其特征在于，所述弱上拉/下拉元件以一直处于导 通状态的一 PMOS晶体管来实现，所述第一电压源所提供的电压具有一低准位，且所述第二 电压源所提供的电压具有一高准位。
5.如权利要求3所述的存储器芯片，其特征在于，所述弱上拉/下拉元件以一直处于导 通状态的一 NMOS晶体管来实现，所述第一电压源所提供的电压具有一高准位，且所述第二 电压源所提供的电压具有一低准位。
6.如权利要求3所述的存储器芯片，其特征在于，在所述控制信号被使能之后，所述 取样单元取样所述第一检测信号两次以产生两个逻辑数值，所述逻辑数值形成所述判断信 号。
7.如权利要求1所述的存储器芯片，其特征在于，所述判断单元耦接所述选择输入垫 于一第一节点且包括一第一切换元件，耦接于所述第一节点与所述第一电压源之间，且由被使能的所述控 制信号所导通；一第二切换元件，耦接于所述第一节点与一第二节点之间，其中，所述第二切换元件在 一第一期间内被导通且在一第二期间内被关闭；以及一弱上拉/下拉元件，耦接于一第二电压源与所述第二节点之间；其中，一第一检测信号产生于所述第一节点，且一第二检测信号产生于所述第二节点。
8.如权利要求7所述的存储器芯片，其特征在于，所述弱上拉/下拉元件以一直处于导 通状态的一 PMOS晶体管来实现，所述第一电压源所提供的电压具有一低准位，且所述第二电压源所提供的电压具有一高准位。
9.如权利要求7所述的存储器芯片，其特征在于，所述弱上拉/下拉元件以一直处于导 通状态的一 NMOS晶体管来实现，所述第一电压源所提供的电压具有一高准位，且所述第二 电压源所提供的电压具有一低准位。
10.如权利要求7所述的存储器芯片，其特征在于，所述控制信号在所述第二期间内被 使能，且在所述控制信号被使能后，所述取样单元对所述第一检测信号进行取样以获得一 第一逻辑数值以及对所述第二检测信号进行取样以获得一第二逻辑数值，所述第一逻辑数 值与所述第二逻辑数值形成所述判断信号。
11.如权利要求1所述的存储器芯片，其特征在于，所述选择输入垫在三个模式下分别 具有一浮置状态、一强烈高准位状态、以及一强烈低准位状探。
12.如权利要求11所述的存储器芯片，其特征在于，在所述三个状态下，所述存储器芯 片操作为一单一存储器晶粒、两堆迭存储器晶粒中一上方存储器晶粒、以及两堆迭存储器 晶粒中一下方存储器晶粒。
全文摘要
本发明提供一种存储器芯片，其操作于多个模式且包括选择输入垫以及判断电路。判断电路耦接选择输入垫，用以根据选择输入垫的当前状态来产生判断信号。判断信号指示出存储器芯片正操作于哪一模式下。判断电路包括检测单元以及取样单元。检测单元耦接第一电压源以及选择输入垫，且受控于一控制信号以根据选择输入垫的当前状态来产生至少一检测信号。取样单元接收该至少一检测信号，且在该控制信号被使能之后对该至少一检测信号进行取样以产生判断信号。当控制信号被使能时，该至少一检测信号的准位被第一电压源提供的电压所改变。
文档编号G11C16/02GK102117655SQ20101000020
公开日2011年7月6日 申请日期2010年1月4日 优先权日2010年1月4日
发明者杜盈德 申请人:华邦电子股份有限公司