专利名称：集成弱写测试功能的自定时写跟踪型静态随机存储器及其校准方法
技术领域：
本发明涉及一种静态随机存储器，特别是一种集成弱写测试功能的自定时写跟踪 型静态随机存储器及其校准方法。
背景技术：
静态随机存储器(即SRAM)是一种被广泛应用的快速存储器，其数据保持只需要 电源即可，而无需刷新。静态随机存储器在加工过程中有可能会产生一些缺陷单元，导致 其读取出错误的数据。这些缺陷存储单元有很多种类型，其中就包括能引起保持错误的缺 陷存储单元。这种保持错误有可能发生在存储单元内PM0S管的相关连接处，例如PM0S管 与电源之间的连接，如果这一连接存在较大的电阻会导致PM0S管的输出驱动力变弱，进而 会引起数据保持不住(即发生静态随机存储单元状态翻转)。为了筛除存在这种错误的静 态随机存储器，因此就需要一些测试模式来识别这种保持缺陷。传统的保持缺陷测试需要 较长的暂停时间，这样会使测试时间变得非常长，并增加测试成本。近年来较为熟知的保 持缺陷测试方法是弱写测试模式(WWTM即Weak Write Test Mode，参见论文Meixner et al. ,"ffeak Write Test Mode :An SRAM Cell Stability Design for Test Technique，，， International Test Conference 1997，pp. 1043-1052)，这种方法使用弱写驱动电路对存 储单元进行弱写，如果存储单元的存储值被改写则可以判断此存储单元存在保持缺陷，而 好的存储单元的存储值将不会被改写。虽然弱写测试模式相对于传统的保持缺陷测试可以 减少测试时间，但是此方法中的弱写通常采用固定的时间控制，例如50纳秒，这样会存在 弱写的脉宽太短或太长的潜在问题，如果弱写的脉宽太短则有可能导致一些存在保持缺陷 的存储单元没有被发现；而如果弱写的脉宽太长则会浪费测试时间以及增加测试成本。静态随机存储器的通常写入时间控制大致有三种方法其一是使用逻辑延时电路 作为写入时序控制(参见US5546355A)，其缺点是延时电路与存储器电路的写入时间并不 完全跟踪(tracking)，有可能会导致存储器写入性能衰减；其二是写入控制使用读取时的 读跟踪方法，虽然此方法较第一种方法对存储器写入性能有所提升，但是静态随机存储器 的写入机理与读取机理是不同的，其时间也不相同。用这种方法极有可能会导致写入时的 脉宽过窄而致使写入失败，或者引起写入时的脉宽过宽而引起时间的浪费；其三是使用写 跟踪方法来控制写入时间(参见US5715201A，US6201757B1和US6392957B1)，这种方法使用 写跟踪存储器单元(其单元与通常的存储器单元相同或近似)来实现写入时序的控制，因 其写跟踪行为与通常写入行为相同或近似，因此这一方法可以进一步提高静态随机存储器 的写入时间控制能力。美国专利第5715201号揭示了一种写跟踪时序控制电路和方法，虽 然此方法使用了跟踪存储器单元作为写入时序的核心控制，但是此方法并没有模拟字线负 载以及NM0S传输管对写入时间的影响。美国专利第6201757号和6392957号则揭示了另 外两种写跟踪时序控制电路，这两种方法的写跟踪通路虽然都有模拟字线负载和NM0S传 输管，但是仅使用了一个存储器写跟踪单元作为写入时序的跟踪控制，当工艺发生偏差时
4极有可能会引起控制时序发生较大的变化，进而引起存储器的写入性能出现较大变化。另外在弱写测试中需要选择合适的弱写驱动能力，如果弱写驱动电路的驱动能力 选择得过于强，那么有可能会导致好的存储单元被错误地筛选出；而如果弱写驱动电路的 驱动能力选择得太低，则极有可能检测不到存在保持缺陷的存储单元。因此有必要在进行 弱写测试前做一些弱写校准以确定采用多大的弱写驱动能力。美国专利7076376号揭示了 一种弱写测试模式的校准方法和流程，此方法相对于以前的聚焦离子束(FIB)方法极大地 节省了测试成本和时间以及降低了校准难度。但是此校准方法也存在一些不足之处，例如 在校准流程中所需要的电流测试会增加测试难度及测试成本，另外在弱写校准过程中所需 要的读取校准单元(CALRAM)步骤将会增加校准时间。
发明内容
为了解决上述技术问题，本发明提供了一种集成有弱写测试功能的自定时写跟踪 型静态随机存储器及其校准方法。本发明解决其技术问题所采用的技术方案是一种集成弱写测试功能的自定时写 跟踪型静态随机存储器，除设有存储器阵列、具有弱写测试模式的输入/输出电路以及字 线驱动器阵列和状态控制电路外，还设有写跟踪复位电路、虚拟电源产生电路和模拟字线驱动器；写跟踪位线阵列，由多个集成写跟踪SRAM单元和模拟位线负载SRAM单元组成，所 述集成写跟踪SRAM单元的写跟踪互补位线连接至写跟踪复位电路上，其电源连接在设有 探测端的虚拟电源上，所述模拟位线负载SRAM单元的字线置地；写跟踪字线阵列，由多个模拟字线负载SRAM单元组成，其模拟字线信号与模拟字 线驱动器和集成写跟踪SRAM单元的字线相连，其位线悬空；可编程集成模拟写入驱动器，其输出端与模拟位线负载SRAM单元的写跟踪位线 和集成写跟踪SRAM单元的写跟踪位线连接。通过下述内容可对集成弱写测试功能的自定时写跟踪型静态随机存储器作进一 步的详细描述所述可编程集成模拟写入驱动器设有一 PM0S管，所述PM0S管源极与电源相连、其 漏极与一个NM0S管的漏极连接并置于写跟踪位线上、其栅极与该NM0S管的栅极连接，且 该NM0S管的源极与多个具有不同沟道尺寸的NM0S管的漏极相连，所述多个具有不同沟道 尺寸的NM0S管的源极被共同连接至地、其中一个NM0S管的栅极接至弱写电压而其他几个 NM0S管的栅极则与逻辑控制器连接，所述弱写电压连接在设有弱写电压产生器上。所述虚拟电源由虚拟电源产生电路提供，所述虚拟电源产生电路通过由第一 PM0S 管、第二 PM0S管源、漏极并联于电源电压和虚拟电源之间而构组成，所述第一 PM0S管的栅 极与可变电压信号连接，所述第二 PM0S管的栅极与测试模式使能信号连接。所述可变电压信号由可通过两种方式提供①由外部电路或输入管脚信号提供； ②由Vpbias产生器提供，所述Vpbias产生器包括一可选择电阻电路与第一 NM0S管并联 后再串接第一电阻，所述可选择电阻电路由三个NM0S管分别串联相应的电阻后再并联而 成，所述第一电阻的另一端与第三PM0S管漏极连接，所述第三PM0S管的源极接电源电压、 栅极与第一 NM0S管的栅极共同连接于由测试模式使能信号控制的反相器的输出端上，所述可选择电阻电路中的NM0S管的源极与第一 NM0S管的源极接地。所述集成写跟踪SRAM单元由标准6管SRAM单元修改而成，其写跟踪互补位线上 的第二 NM0S管的漏、源极短接。所述写跟踪复位电路内设有一写跟踪结束监测信号端和复位电路，所述写跟踪结 束监测信号端在测试模式使能信号为“1”时，接收内部写跟踪结束信号并同步输出。本发明除了提供一种集成弱写测试功能的自定时写跟踪型静态随机存储器外，还 提供了该集成弱写测试功能的自定时写跟踪型静态随机存储器的校准方法(1)根据弱写测试模式的测试目标来设定一缺陷保持电阻值R。(2)选取一可变电压Vpbias电压或选取某一设定的外部控制信号来产生相应的 可变电压Vpbias。(3)通过探测端测量模拟缺陷保持电阻值R’。(4)比较测试结果R’与设定电阻值R是否近似相等，若近似相等则可以进入校准 流程的第(5)步；若不近似相等则返回第⑵步选取一新的可变电压Vpbias电压或其对应 设定。(5)保存第(2)步此时的可变电压Vpbias电压或其对应设定。(6)选取一弱写电压Vnbias的设定，为了避免选取的弱写电压Vnbias的电压过于 强而导致好的存储单元被错误地筛选出，当第一次选取这一设定时应从对应最弱的弱写电 压Vnbias电压的设定开始选取。(7)执行写命令，模拟写入驱动器会弱写集成写跟踪SRAM单元。(8)然后观测写跟踪结束监测信号是否由高电平变为低电平，若此信号由高电平 变为低电平则可以进入校准流程的第(9)步；若此信号仍然为高电平则表示弱写电压过于 低，校准流程需要返回第(6)步选取一新的弱写电压Vnbias的设定。(9)最后保存第(6)步此时对应的弱写电压Vnbias的设定并应用此设定至存储器 芯片WWTM测试。本发明所提出的集成自定时写跟踪电路不仅可以使用在通常的写入时间控制，而 且可以应用到弱写测试模式时的写入时间控制，这样可以节省芯片面积。另外本发明所提 出的弱写测试校准方法和流程则进一步简化了弱写测试校准的过程。
图1为本发明的一种系统结构示意图。图2为图1中的具有弱写测试模式的输入/输出电路(即I/O Circuits WithffffTM)结构图。图3为图1中的可编程集成模拟写入驱动器(即Dummy Write Driver)电路图。图4为虚拟电源(VKEF)产生电路。其中(a)可变电压(Vpbias)由外部电路或输 入管脚提供；(b)可变电压(Vpbias)由可变电压(Vpbias)产生器提供。图5为图1中的写跟踪复位电路。图6为图1中四种静态随机存储器单元电路图。其中(a)标准6管SRAM单元(即 Memory Cell) ； (b)模拟字线负载SRAM单元(即Dummy Cell) ； (c)集成写跟踪SRAM单元 (即 Reference Cell) ； (d)模拟位线负载 SRAM 单元(即 Load Ref. Cell)。
图7为弱写测试模式校准流程图。主要元件符号说明Dummy Write Driver 可编程集成模拟写入驱动器Word Line Drivers 字线驱动器阵列Control Circuitry 状态控制电路I/O Circuits 输入 / 输出电路WWTM(艮口 Weak Write Test Mode)弱写测试模式Load ref. cell 模拟位线负载SRAM单元Reference cell 集成写跟踪 SRAM 单元Dummy cell 模拟字线负载SRAM单元Memory cell SRAM 存储单元IWRC 集成写跟踪复位电路(包括写跟踪复位电路和虚拟电源产生电路)DWL Driver 模拟字线驱动器DWL 模拟字线信号Probe 探测端Vnbias Generator 弱写电压产生器Control Logic 逻辑控制电路CAL_WREND 写跟踪结束监测信号(用于测试模式时)TM 测试模式使能信号(TM = 1进入测试模式，否则为正常使用模式)WREND 内部写跟踪结束信号WL 字线信号TKBL:写跟踪位线TKBLB 写跟踪互补位线VDD:电源电压Vpbias 可变电压VKEF 虚拟电源Vnbias:弱写电压1、第一 NM0S 管2、第一 PM0S 管3、第二 PM0S 管4、第三 PM0S 管5、第一电阻6、反相器7、可选择电阻电路8、第二 NM0S 管
具体实施例方式下面结合附图和实施例对本发明进一步说明。为了更好地揭示本发明，一些已知及与写跟踪无关的电路、逻辑和结构在此不给
7予详细的描述。本发明并不仅仅只限于6管静态随机存储器，其原理及结构同样可以应用 到8管或多端口静态随机存储器，这些都不脱离本发明的权利要求范围。图1是依照本发明集成有弱写测试功能的自定时写跟踪型静态随机存储器的一 个实施例，虽然此实施例使用了实体存储器架构，但是本发明的原理也可以应用于两阵列 或多阵列架构中，这些都不脱离本发明的权利要求范围。此示例结构中包括通常的存储器 阵列(其由多个SRAM存储单元组成)、写跟踪列、字线驱动器阵列、具有弱写测试模式的输 入/输出电路和可编程集成模拟写入驱动器、状态控制电路、写跟踪复位电路和虚拟电源 产生电路。其中写跟踪列包括由多个写跟踪字线负载SRAM单元组成的写跟踪字线阵列、由 多个集成写跟踪SRAM单元和写跟踪位线负载SRAM单元组成的写跟踪位线阵列(其中的集 成写跟踪SRAM单元用于写跟踪时间的控制，这一写跟踪通路不仅可以应用于通常的写入 时间控制而且也可以使用于弱写测试模式状态下的写入时间控制)。位于图1中写跟踪列 内的模拟位线负载SRAM单元(如图6(d)所示)用来模拟写跟踪过程中的位线负载。位于 图1中写跟踪列内的多个集成写跟踪SRAM单元(如图6(c)所示)用来模拟通常写入或者 弱写测试模式时的写入行为，其中集成写跟踪SRAM单元的写跟踪位线TKBL与模拟位线负 载SRAM单元相连并与可编程集成模拟写入驱动器的输出连接；其写跟踪互补位线TKBLB连 接至写跟踪复位电路但其并不与模拟位线负载SRAM单元相连；其字线被连接至模拟字线 负载SRAM单元(如图6(b)所示)的字线并与模拟字线驱动器的输出相连。通过上面的写 跟踪字线阵列以及位线阵列，写跟踪信号可以实现字线以及位线方向上的负载跟踪。在此 实施例中使用了多个集成写跟踪SRAM单元用以提高整体自定时写跟踪时序抵抗工艺偏差 所引起的变化。如图1所示，通常的存储器单元其电源被连接至电源VDD，模拟字线以及位线负载 单元的电源同样也被连接到电源VDD，但是集成写跟踪SRAM单元的电源则被单独连接至虚 拟电源VKEF。此虚拟电源VKEF由内部电路(如图4b所示)产生。当芯片处于通常的状态时 (即非弱写测试模式状态，此时TM = 0)此虚拟电源VKEF的电压会近似等于电源VDD的电压， 此时集成写跟踪SRAM单元被用来模拟没有保持缺陷的通常存储器单元的写行为。而当芯 片处于弱写测试模式的状态时(此时TM= 1)虚拟电源VKEF的电压会小于电源VDD的电压， 此时集成写跟踪SRAM单元被用来模拟存在保持缺陷的通常存储器单元的写行为。连接到 虚拟电源VKEF的探测端(Probe)用于弱写测试模式校准过程中的模拟保持缺陷电阻值的测 试o图2为具有弱写测试模式(WWTM)的输入/输出电路结构图，位于图1中的I/O Circuits with WWTM。其中示例出的3个PM0S管作为预充电器件，其栅极由相应的预充电 信号控制；其中多个NM0S管是列选择传输管(通常会形成2选1、4选1、8选1、16选1或 者32选1等结构)，用以选择性传输集成有弱写测试模式的写入驱动器产生的信号。为重 点说明本专利，此图中忽略了一些已知或与写无关的电路。图3为可编程集成模拟写入驱动器电路图，位于图1中的Dummy Write Driver, 其内部设有弱写电压产生器(即Vnbias Generator，参见美国专利第7133319号)和可 编程模拟写入驱动器，。可编程模拟写入驱动器电路用于模拟通常集成有弱写测试模式的 写入驱动器，其内部的PM0S管M30源极与电源相连，其漏极与一个NM0S管M31的漏极连 接并置于写跟踪位线上，其栅极与该NM0S管M31的栅极连接，其中PM0S管M30用来模拟图2中的预充电电路，连接至写跟踪位线TKBL的NM0S管M31用来模拟图2中的列选择传 输管(可以使用相同的尺寸)，上述该NM0S管M31的源极与四个源、漏端并联的NM0S管 M32 M35连接，该NM0S管M32 M35用来调节写入驱动能力，其中栅极被连接至弱写电 压Vnbias的NM0S管M35用来模拟弱写NM0S管(位于图2中集成有弱写测试模式的写入 驱动器内，其弱写电压Vnbias则连接在弱写电压产生器上)，其它三个具有不同沟道尺寸 的NM0S管M32 M34被用来实现通常写入跟踪时的写入时间调节。当三个外部控制信号 (即External Settings)变化时，NM0S管M32 M34可以实现八种不同的写驱动能力。这 种可调节写驱动能力能够变化写跟踪信号在写跟踪位线上的传输时间，进而可以调节通常 写入脉宽的大小、实现写入时间余量的可控。在此实施例中使用了三个外部控制信号作为 示例，在具体实现中可以减少或者增加外部控制信号的个数。在弱写测试模式状态时(此 时TM= D弱写电压产生器会输出一较弱的电压VnbiaS(其电压值通常小于电源电压VDD 的电压)至可编程集成模拟写入驱动器的弱写NM0S管M35和通常的写入驱动器，而其它三 个NM0S管M32 M34的栅极被逻辑控制电路(Control Logic)置位到地电平且关闭，这样 在写跟踪位线TKBL上实现了弱写传输；当芯片处于通常的状态时(此时TM = 0)弱写电压 产生器的输出电压会变为通常的电源电压，其它三个NM0S管M32 M34的栅极状态由逻辑 控制电路所决定。图4为虚拟电源(VKEF)产生电路图，其中第二 PM0S管M41具有较强的驱动能力， 而第一 PM0S管M40的驱动能力则相对较弱。这两个PM0S管的源、漏极并联于电源VDD和虚 拟电源VKEF之间，其中第一 PM0S管M40的栅极由Vpbias信号控制，而第二 PM0S管M41的 栅极则由测试模式使能信号TM控制。当芯片处于弱写测试模式状态时，被置位到高电平的 TM信号会关闭第二 PM0S管M41，同时第一 PM0S管M40在Vpbias的控制下会输出一较弱的 虚拟电压VKEF用以提供给集成写跟踪SRAM单元；当芯片处于通常的状态时，测试模式使能 信号TM会被连接至地电平，这时第二 PM0S管M41开启并输出一近似电源电压VDD的虚拟电 压VKEF。在弱写测试模式状态时，如果调节Vpbias的电压那么对应的虚拟电压VKEF也会随 之发生改变，这样就可以实现模拟缺陷保持电阻的可调节性。可变电压Vpbias可以由外部 电路或输入管脚提供(如图4(a)示例)，也可以由内部电路产生(如图4(b)示例)。图4(b)示例了一种可变电压Vpbias的产生器，其中第三PM0S管M42与一可变分 压电阻电路串联，第一 NM0S管M43的漏极与节点Vpbias相连、源极被连接到地电平，第三 PM0S管M42与第一 NM0S管M43的栅极被共同连接至反相器的输出、该反相器的输入信号为 测试模式使能信号TM。所述可变分压电阻电路由第一电阻&和可选择电阻电路组成，所述 可选择电阻电路由三个NM0S管M46、M45和M44分别与对应的电阻RM、2RM和4RM相串联后 再并联而成。其中NM0S管M44 M46用于选择性的控制对应的电阻是否参加与第一电阻 Rt的分压，例如NM0S管M44的栅极控制信号如果为地电平，那么NM0S管M44会关闭且与之 相串联的电阻4RM将不参加与第一电阻Rt的分压，反之如果NM0S管M44的栅极控制信号为 高电平，那么电阻4RM将参加与第一电阻Rt的分压。电阻RM、2RM和4RM具有不同的电阻值 (例如一倍、两倍及四倍电阻阻值)，这样通过变化三个外部控制信号此可变电阻分压电路 可以实现八种不同电压Vpbias的输出。当芯片处于弱写测试模式状态时(信号TM = 1)， 第一反相器的输出低电平会开启第三PM0S管M42且关闭第一 NM0S管M43，此时可选择电 阻电路工作，通过调节外部控制信号可变电压Vpbias可以实现输出不同的电压；当芯片处
9于通常的状态时(信号TM = 0)，反相器的输出高电平会关闭第三PM0S管M42并开启第一 NM0S管M43，此时可选择电阻电路不工作，可变电压Vpbias被第一 NM0S管M43连接至低电 平。在此实施例中使用了三个外部控制信号作为示例，在具体实现中可以减少或者增加外 部控制信号的个数以及相应的电路，这些都不脱离本专利的权利要求范围。图5为本实施例中的写跟踪复位电路，WREND为内部写跟踪结束信号，当WREND由 高电平变为低电平时即意味着某一写跟踪结束，CAL_WREND为写跟踪结束监测信号，主要用 于弱写测试模式状态下的弱写校准过程和弱写测试时的监测，NM0S管M50用于写跟踪结束 后的集成写跟踪SRAM单元电路的状态复位。在初始状态时，信号TKBLB为低电平、模拟字 线信号DWL也为低电平、NM0S管M50处于关闭状态；在写状态时，当可编程模拟写入驱动器 将集成写跟踪SRAM单元的状态写翻转之后写跟踪互补位线信号TKBLB会变为高电平，随后 信号WREND会变为低电平，待WREND信号复位状态控制电路(Control Circuitry)后模拟 字线信号随之会变为低电平，此时两个输入都为低电平的或非门会输出高电平信号到NM0S 管M50的栅极并将其开启，开启的NM0S管M50会使写跟踪互补位线TKBLB变为低电平进而 复位集成写跟踪SRAM单元至初始态，为下一次写跟踪做好准备。当芯片处于弱写测试模式 状态时(信号TM = 1)，CMOS传输门会开启并将内部WREND信号的状态传输至CAL_WREND， 通过观察CAL_WREND信号的状态就可以知道内部信号WREND的状态，因为此方法无需读取 集成写跟踪SRAM单元的状态就可以知道是否弱写成功，因此这一方法简化了弱写测试的 校准过程。图6为四种静态随机存储器单元电路图，其中图6(a)为标准6管SRAM单元(即 Memory Cell)；图6(b)示例了模拟字线负载SRAM单元(即Dummy Cell)；图6(c)为集成写 跟踪SRAM单元(即Reference Cell)；图6(d)为模拟位线负载SRAM单元(即Load Ref. Cell)。模拟字线负载SRAM单元用来模拟写跟踪通路在字线方向上的负载，其字线被连接 到模拟字线信号DWL上，而其位线和互补位线则悬空，多个模拟字线负载SRAM单元组成写 跟踪字线阵列。模拟位线负载SRAM单元则用来模拟写跟踪通路在位线方向上的负载，其字 线被连接至地电平，而其位线与写跟踪位线TKBL相连接，其互补位线被连接至电源VDD，多 个模拟位线负载SRAM单元与多个集成写跟踪SRAM单元组成了写跟踪位线阵列。集成写跟 踪SRAM单元的字线与模拟字线DWL相连，其位线与写跟踪位线信号TKBL连接、其互补位 线与写跟踪互补位线信号TKBLB相连并与其对应的内部存储节点相连接(即将与写跟踪互 补位线(TKBLB)相连的第二 NM0S管的漏、源极短接)，其电源被连接到独立的虚拟电源VKEF 上。将集成写跟踪SRAM单元的写跟踪互补位线TKBLB与其对应的内部存储节点相连接，是 为了其输出信号实现全摆幅从而可以避免高电平信号经过NM0S管会产生一个阈值电压降 低所带来的电压衰减效应。下面介绍本发明的集成自定时写跟踪电路在通常写状态下以及弱写测试模式状 态下的工作过程。在通常写状态时(即非弱写测试模式状态)，此时TM = 0、虚拟电源VKEF以及弱写 电压Vnbias的电压近似等于电源VDD的电压，如果电路处于待机工作状态其内部字线及其 模拟字线会处于低电平，集成写跟踪SRAM单元的写跟踪位线TKBL被预充电至高电平、写跟 踪互补位线TKBLB则处于低电平，内部写跟踪结束信号WREND为高电平，这时状态控制电路 等待外部时钟接收新的命令。当外部时钟信号采样写入命令时，内部时钟信号会被使能至高电平，随后被解码出来的字线(Word Line)及其模拟字线被激活，相应的被选中的列选择 传输管被打开；模拟写入驱动器会拉低写跟踪位线TKBL，随后“0”被写入集成写跟踪SRAM 单元并推高写跟踪互补位线TKBLB至高电平，与此同时通常的写入驱动电路会驱动相应的 位线或互补位线至低电平，进而将新数值写入SRAM单元。因为写跟踪原理与通常的写入原 理相同，因此当内部写跟踪结束信号WREND被拉至低电平时通常的SRAM单元也完成了其写 入新的数值。WREND被拉至低电平后，此信号会反馈给状态控制电路并促使其内部时钟信号 至低电平，随后相应的字线会被拉至低电平，通常的列选择传输管被关闭并且位线和互补 位线被预充电至高电平；与此同时模拟写入驱动器会预充电写跟踪位线TKBL到高电平、模 拟字线则会被下拉到低电平，此时通过写跟踪复位电路中的NM0S管M50会将写跟踪互补位 线TKBLB放电至低电平进而促使集成写跟踪SRAM单元被复位至初始态，随后内部写跟踪信 号WREDN会变为高电平。至此一次通常的自定时写跟踪周期结束。在弱写测试模式状态时，此时TM = 1、弱写电压产生器的输出Vnbias经过弱写测 试校准已选定某一电压、用于产生虚拟电压VKEF的Vpbias电压经过弱写测试校准也已选定 某一电压，应用这些弱电压至相关的电路即可以开始进行弱写测试。至于弱写测试模式状 态下的写跟踪过程以及通常SRAM单元的弱写过程与通常写状态时相同，在此不作详细描 述。最后就本发明的弱写测试模式校准流程给予介绍。在进行弱写测试前，需要调节弱写电压产生器的设定(如图1和3中的WWTM Settings)来产生合适的弱写驱动电压，这一过程通常被称为弱写测试模式校准。本发明提 出的集成写跟踪SRAM单元的电源电压为虚拟电源VKEF，通过调节图4中Vpbias电压值或其 对应的设定可以获得不同的VKEF电压值，因此集成写跟踪SRAM单元的VKEF端与电源电压VDD 之间的这一类似电阻行为的连接可以用来模拟存在保持缺陷的通常存储器单元。对应的模 拟缺陷保持电阻值可以通过测试端Probe直接测量得到，这一直接测试过程可以简化测试 流程、降低测试成本。弱写测试模式校准流程如图7所示，具体过程详细描述如下(在所有 过程中TM = 1)(1)首先设定一缺陷保持电阻值R，这由弱写测试模式的测试目标决定。(2)然后选取一Vpbias电压或其对应设定，如果Vpbias由外部电路或输入管脚提 供(如图4(a)所示)则只需要选取某一 Vpbias电压即可以，如果Vpbias由内部电路产生 (如图4(b)所示)那么需要选取某一设定的外部控制信号来产生相应的Vpbias电压。(3)通过探测端Probe测量模拟缺陷保持电阻值R’。(4)然后比较测试结果R’与设定电阻值R是否近似相等，若近似相等则可以进入 校准流程的第(5)步；若不近似相等则返回第(2)步选取一新的Vpbias电压或其对应设定。(5)保存第(2)步此时的Vpbias电压或其对应设定。(6)其次选取一弱写电压Vnbias的设定(即WWTM Settings)，为了避免选取的 Vnbias电压过于强而导致好的存储单元被错误地筛选出，当第一次选取这一设定时应从对 应最弱Vnbias电压的设定开始选取。(7)执行写命令，模拟写入驱动器会弱写集成写跟踪SRAM单元。(8)然后观测写跟踪结束监测信号CAL_WREND是否由高电平变为低电平，若此信号由高电平变为低电平则可以进入校准流程的第(9)步；若此信号仍然为高电平则表示弱 写电压过于低，校准流程需要返回第(6)步选取一新的弱写电压Vnbias的设定。(9)最后保存第(6)步此时对应的弱写电压Vnbias的设定并应用此设定至存储器 芯片WWTM测试。需要强调的是以上仅是本发明的较佳实施例而已，并非对本发明作任何形式上 的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰， 均仍属于本发明技术方案的范围内。
权利要求
一种集成弱写测试功能的自定时写跟踪型静态随机存储器，设有存储器阵列、具有弱写测试模式的输入/输出电路以及字线驱动器阵列和状态控制电路，其特征在于还设有写跟踪复位电路、虚拟电源产生电路及模拟字线驱动器；写跟踪位线阵列，由多个集成写跟踪SRAM单元和模拟位线负载SRAM单元组成，所述集成写跟踪SRAM单元的写跟踪互补位线连接至写跟踪复位电路上，其电源连接在设有探测端的虚拟电源上，所述模拟位线负载SRAM单元的字线置地；写跟踪字线阵列，由多个模拟字线负载SRAM单元组成，其模拟字线信号与模拟字线驱动器和集成写跟踪SRAM单元的字线相连，其位线悬空；可编程集成模拟写入驱动器，其输出端与模拟位线负载SRAM单元的写跟踪位线和集成写跟踪SRAM单元的写跟踪位线连接。
2.根据权利要求1所述的一种集成弱写测试功能的自定时写跟踪型静态随机存储器， 其特征在于所述可编程集成模拟写入驱动器设有一 PM0S管，所述PM0S管源极与电源相 连、其漏极与一个NM0S管的漏极连接并置于写跟踪位线上、其栅极与该NM0S管的栅极连 接，且该NM0S管的源极与多个具有不同沟道尺寸的NM0S管的漏极相连，所述多个具有不同 沟道尺寸的NM0S管的源极被共同连接至地、其中一个NM0S管的栅极接至弱写电压而其他 几个NM0S管的栅极则与逻辑控制器连接。
3.根据权利要求2所述的一种集成弱写测试功能的自定时写跟踪型静态随机存储器， 其特征在于所述弱写电压连接在弱写电压产生器上。
4.根据权利要求1所述的一种集成弱写测试功能的自定时写跟踪型静态随机存储器， 其特征在于所述虚拟电源由虚拟电源产生电路提供，所述虚拟电源产生电路由第一 PM0S 管、第二 PM0S管源、漏极并联于电源电压和虚拟电源之间而构成，所述第一 PM0S管的栅极 与可变电压信号连接，所述第二 PM0S管的栅极与测试模式使能信号连接。
5.根据权利要求4所述的一种集成弱写测试功能的自定时写跟踪型静态随机存储器， 其特征在于所述可变电压信号由外部电路或输入管脚提供。
6.根据权利要求4所述的一种集成弱写测试功能的自定时写跟踪型静态随机存储器， 其特征在于所述可变电压信号由Vpbias产生器提供，所述Vpbias产生器包括一可选择 电阻电路与第一 NM0S管并联后再串接第一电阻，所述可选择电阻电路由三个NM0S管分别 串联相应的电阻后再并联而成，所述第一电阻的另一端与第三PM0S管漏极连接，所述第三 PM0S管的源极接电源电压、栅极与第一 NM0S管的栅极共同连接于由测试模式使能信号控 制的反相器的输出端上，所述可选择电阻电路中的NM0S管的源极与第一 NM0S管的源极接 地。
7.根据权利要求1所述的一种集成弱写测试功能的自定时写跟踪型静态随机存储器， 其特征在于所述集成写跟踪SRAM单元由标准6管SRAM单元修改而成，其写跟踪互补位线 上的第二 NM0S管的漏、源极短接。
8.根据权利要求1所述的一种集成弱写测试功能的自定时写跟踪型静态随机存储器， 其特征在于所述写跟踪复位电路内设有一写跟踪结束监测信号端和复位电路，所述写跟 踪结束监测信号端在测试模式使能信号为“1”时，接收内部写跟踪结束信号并同步输出。
9.一种集成弱写测试功能的自定时写跟踪型静态随机存储器的校准方法，其特征在于所述校准方法步骤如下(1)根据弱写测试模式的测试目标来设定一缺陷保持电阻值R。(2)选取一可变电压Vpbias电压或选取某一设定的外部控制信号来产生相应的可变 电压 Vpbias。(3)通过探测端测量模拟缺陷保持电阻值R’。(4)比较测试结果R’与设定电阻值R是否近似相等，若近似相等则可以进入校准流程 的第(5)步；若不近似相等则返回第(2)步选取一新的可变电压Vpbias电压或其对应设定。(5)保存第(2)步此时的可变电压Vpbias电压或其对应设定。(6)选取一弱写电压Vnbias的设定，为了避免选取的弱写电压Vnbias的电压过于强 而导致好的存储单元被错误地筛选出，当第一次选取这一设定时应从对应最弱的弱写电压 Vnbias电压的设定开始选取。(7)执行写命令，模拟写入驱动器会弱写集成写跟踪SRAM单元。(8)然后观测写跟踪结束监测信号是否由高电平变为低电平，若此信号由高电平变为 低电平则可以进入校准流程的第(9)步；若此信号仍然为高电平则表示弱写电压过于低， 校准流程需要返回第(6)步选取一新的弱写电压Vnbias的设定。(9)最后保存第(6)步此时对应的弱写电压Vnbias的设定并应用此设定至存储器芯片 WWTM测试。
全文摘要
本发明涉及一种集成弱写测试功能的自定时写跟踪型静态随机存储器，通过其内部设置的写跟踪字线阵列和写跟踪位线阵列来实现字线、位线上的负载跟踪，写跟踪字线阵列设有多个模拟字线负载SRAM单元且其模拟字线信号与模拟字线驱动器和集成写跟踪SRAM单元的字线相连，写跟踪位线阵列由多个集成写跟踪SRAM单元和模拟位线负载SRAM单元组成，写跟踪位线与可编程集成模拟写入驱动器的输出相连，写跟踪互补位线连接至写跟踪复位电路上，集成写跟踪SRAM单元的电源连接在外部带有探测端的虚拟电源VREF上。本发明不仅可以使用在通常的写入时间控制，而且可以应用到弱写测试模式时的写入时间控制，另外其弱写测试校准方法则简化了弱写测试校准的过程。
文档编号G11C29/12GK101859594SQ20101021462
公开日2010年10月13日 申请日期2010年7月1日 优先权日2010年7月1日
发明者张昭勇, 郑坚斌 申请人:秉亮科技(苏州)有限公司