半导体存储设备的制作方法

专利名称：半导体存储设备的制作方法
技术领域：
本发明涉及一种包括分别在行方向和列方向上包括多个存储单元的存储单元阵列的半导体存储设备，其中存储单元中的每一个包括基于其中电阻由于电应力的施加而改变的电操作特性来存储信息的可变电阻元件。
背景技术：
以闪速存储器为代表的非易失性存储器已经被作为大容量和紧凑信息记录介质而广泛地用于计算机、通信、测量设备、自动控制设备和用于个人生活中的日常使用的设备。对于便宜且大容量的非易失性存储器的需求已经极大地增加了。其原因为如下。具体地，非易失性存储器是电可重写的，并且进一步地，即使断开电源，数据也不被擦除。根据这 个观点，其能够展现出作为容易携带的存储卡或蜂窝式电话、或者以非易失性方式在启动设备时存储作为初始化的数据的数据储存器或程序储存器的功能。然而，在闪速存储器中，与用于对逻辑值“0”进行编程的编程动作相比，其花费时间来执行将数据擦除至逻辑值“I”的擦除动作。因此，闪速存储器不能够以高速度操作。以块为基础执行擦除动作以便加速该动作。然而，由于以块为基础来执行擦除动作，所以引起不能够执行通过随机存取来写入的问题。鉴于此，在最近几年里已经广泛研究了取代闪速存储器的新的非易失性存储器。利用其中通过将电压施加到金属氧化膜来改变电阻的现象的电阻随机存取存储器在微细加工限制方面比闪速存储器更有利。电阻随机存取存储器还能够在低电压下操作，并且能够以高速度写入数据。因此，在最近几年里已经积极地进行了研究和开发(例如，参见日本未审查专利公开号 2002-537627,或 Baek, I. G.等，“Highly Scalable Non-volatileResistive Memory using Simple Binary Oxide Driven by Asymmetric UnipolarVoltage Pulses”， IEDM2004， pp. 587-590， 2004)。至于具有金属氧化膜的可变电阻元件的编程和擦除特性，在称作双极切换的驱动方法中，通过将具有反极性的电压脉冲施加到该元件而使得元件的电阻增加(高电阻状态)或降低(低电阻状态)。因此，可变电阻元件被通过将逻辑值应用到相应的电阻状态作为数据而用作存储器。由于能够以高速度在低电压下执行编程和擦除动作，所以使用具有金属氧化物的可变电阻元件的存储器能够以高速度写入可选的地址。因此，照惯例已经被开发并且使用在DRAM上的数据能够被使用在该非易失性存储器上。因此，可以期望移动设备的功耗方面的减少和可用性方面的改进。另一方面，存在由只有电阻随机存取存储器才有的属性所引起的待解决的问题。为了将半导体存储设备用作存储器，读取已写入的数据的动作是必要的。例如，为了作为信息而使用逻辑值“0”和逻辑值“I”中的一个被写入到其上的数据，除了在重写该数据时之外，必须总是正确地读取逻辑值“0”和逻辑值“ I”中的一个。另一方面，在使用具有金属氧化物的可变电阻元件的存储器上，数据被作为具有两个端子的可变电阻元件的电阻状态来存储。因此，必须仅通过两个端子之间施加的电压的幅度来控制用于改变可变电阻元件的电阻状态的编程和擦除以及电阻状态的读取。期望的是，在用于编程和擦除动作的电压与用于读取动作的电压之间存在足够的差值，以便防止通过读取动作的数据的错误写入。随着元件的微细加工和集成进步，用于编程动作和擦除动作的电压和电流的减小是必须的。另一方面，难以显著地减小读取电流以便实现高的读取速度。因此，其变得难以在编程电压及擦除电压和读取电压之间生成足够的差值。由于存储器的大容量而导致待安 装的元件的数量增加，从而在读取动作期间数据的错误写入的可能性增加。当在读取动作期间连续地从特定存储单元读取数据而不重写时，可能存在下述情况，其中电阻值逐渐地或以特定定时改变，并且当执行下一个读取动作时输出错误的数据，从而输出错误的信息。在下文中这种现象被称为“读取扰动”。作为针对错误写入的对策，称作ECC (错误检验和校正)的方法已经被广泛地用于闪速存储器或存储盘以便在读取动作期间增强可靠性。在这个方法中，检测错误数据，并且对从其中检测到错误的数据进行取反、校正和输出。然而，当在读取动作期间在数据上发生错误写入时，即使仅校正了该读取的输出，在连续读取动作期间也累积并且增加了对其进行错误写入的位。因此，对其进行错误写入的位的数量可能超过能够在ECC中被检测到并且校正的限度。例如，日本未审查专利公开号2010-3348提出一种方法，该方法当检测到数据错误时不仅对存储单元的输出而且对存储单元的数据进行校正。当每次检测到错误就重写并且校正写入到存储单元中的数据时，在如在闪速存储器中编程和擦除动作比读取动作慢许多数位(digit)的情况下，这个处理大大地影响了存储系统的数据读取速度并且使性能恶化。进一步地,为了校正读取输出，仅需要对读取数据取反(invert)。然而，当校正了存储单元中的数据时，可变电阻元件的写入动作是必要的，并且其过程是复杂的。特别地，当在检测到错误的情况下写入到存储单元中的数据将要被校正时，有必要确定该错误数据是什么。假设逻辑值“I”(例如，与高电阻状态相对应)和逻辑值“0”(例如，与低电阻状态相对应)能够被写入到的存储单元，有必要确定该数据错误是什么。特别地，必须确定该错误是否是使得逻辑值“I”被原始地写入到其的数据被改变为逻辑值“0”，或者该错误是否是使得逻辑值“0”被原始地写入到其的数据被改变为逻辑值“I”。因此，为了校正该数据，用于确定哪个错误被引起的时间是必需的。进一步地，在逻辑值“ I ”被改写为“0”的情况与逻辑值“0”被改写为“ I ”的情况之间，电路上的电压的施加条件大大不同。因此，在确定该状态之后，花费更多的时间来将用于期望的写入动作的电压施加状态设置到作为写入动作的目标的存储单元。在上述描述中，逻辑值“I”被设置为“高电阻状态”，而逻辑值“0”被设置为低电阻状态。然而，在逻辑值“I”被设置为“低电阻状态”而逻辑值“0”被设置为高电阻状态的情况下，相同的描述也是适用的
发明内容
鉴于上面提到的常规问题，本发明旨在提供一种半导体存储设备，其当检测并且校正在连续的读取动作期间可能产生的数据错误时能够有效地校正数据。本发明利用在下文中所描述的具有金属氧化物的可变电阻元件的特性，从而简化了用于对存储单元的数据错误进行校正的写入处理。制造了可变电阻元件。所述可变电阻元件包括具有上电极(Ta)、下电极(TiN)以及在所述上电极与所述下电极之间的Hf氧化膜(3 nm)的可变电阻器。具有与用于将所述可变电阻元件从高电阻状态写入到低电阻状态的写入电压脉冲(1.8V，50 nsec)的极性相同的极性的读取电压脉冲(0. 7V，100 nsec)被连续地施加到所述可变电阻元件以便进行第一读取动作。图8和9图示出了在这种情况下的5位可变电阻元件的低电阻状态和高电阻状态的读取扰动特性。特别地，图8是图示出了当在所述可变电阻元件处于所述低电阻状态中的情况下连续地施加所述读取电压脉冲而不施加所述写入电压脉冲时所述读取电压脉冲的施加次数和所述可变电阻元件的所述电阻值的变化的图。图9是图示出了当在所述可变电阻元件处于所述高电阻状态中的情况下连续地施加所述读取电压脉冲而不施加所述写入电压脉冲时所述读取电压脉冲的施加次数和所述可变电阻元件的所述电阻值的变化的图。如图8中所示出的那样，当所述可变电阻元件处于所述低电阻状态中时，即使连续地执行所述读取动作也不产生大的电阻变化。另一方面，如图9中所图示的那样，当所述可变电阻元件处于所述高电阻状态中时，在连续的读取动作的执行期间所述电阻以特定定时极大地变化。因此，引起了读取扰动，其中所述可变电阻元件被从所述高电阻状态改变到所述低电阻状态。类似地，执行第二读取动作，其中具有与用于将所述可变电阻元件从所述低电阻状态写入到所述高电阻状态的写入电压脉冲(_1.6V，50 nsec)的极性相同的极性的读取电压脉冲(-0. 7V，100 nsec)被连续地施加。图10和11示出了在这种情况下的5位可变电阻元件的所述低电阻状态和所述高电阻状态的所述读取扰动特性。图10是图示出了当在所述可变电阻元件处于所述低电阻状态中的情况下连续地施加所述读取电压脉冲而不施加所述写入电压脉冲时所述读取电压脉冲的施加次数和所述可变电阻元件的所述电阻值的变化的图。图11是图示出了当在所述可变电阻元件处于所述高电阻状态中的情况下连续地施加所述读取电压脉冲而不施加所述写入电压脉冲时所述读取电压脉冲的施加次数和所述可变电阻元件的所述电阻值的变化的图。
如图10中所示出的那样，因为当所述可变电阻元件处于所述低电阻状态中时连续地执行所述读取动作，所以所述电阻值逐渐地增加，结果是其中所述可变电阻元件被从所述低电阻状态改变到所述高电阻状态的所述读取扰动出现。另一方面，如图11中所示出的那样，当所述可变电阻元件处于所述高电阻状态中时，即使连续地执行所述读取动作也不产生大的电阻变化。图12A对应于图8和9，并且图示出了在所述第一读取动作被执行100000次之后在所述高电阻状态下和在所述低电阻状态下产生的故障位(defective bit)的数量。图12B对应于图10和11，并且图示了在所述第二读取动作被执行100000次之后在所述高电阻状态下和在所述低电阻状态下产生的故障位的数量。如上文所描述的那样，当使用具有与用于将所述可变电阻元件从所述高电阻状态写入到所述低电阻状态的所述写入电压脉冲的极性相同的极性的所述读取电压时，其中所述可变电阻元件被改变到所述低电阻状态的所述读取扰动出现。然而，所述可变电阻元件未被改变到所述高电阻状态，并且如果在所读取的数据中存在错误，则这个错误限于下述情况，其中应该处于所述高电阻状态下的所述位变成所述低电阻状态。类似地，当使用具有与用于将所述可变电阻元件从所述低电阻状态写入到所述高电阻状态的所述写入电压脉冲的极性相同的极性的所述读取电压脉冲时，其中所述可变电阻元件被改变到所述高电阻状态的读取扰动出现。然而，所述可变电阻元件未被改变到所述低电阻状态。如果在所读取的数据中存在错误，则这个错误限于下述情况，其中应该处于所述低电阻状态下的所述位变成所述高电阻状态。这意味着，由于具有与紧在所述读取动作之前在所述写入动作中施加的所述写入电压脉冲的极性相反的极性的读取电压脉冲的施加而导致在所述读取动作期间引起的错误写入限于所述错误写入。本发明利用了这个特性，并且当通过ECC在错误检测中找到错误时，跳过用于确定所述电阻状态的过程，以及通过施加具有与在所述读取动作中施加的所述读取电压脉冲的极性相反的极性的写入电压脉冲来执行从其中找到了所述错误的所有存储单元的可变 电阻元件的校正动作，从而能够显著地缩短用于所述校正动作所花费的时间。为了实现前述目的，根据第一方面，根据本发明的半导体存储设备包括存储单元阵列，其包括在行方向上和在列方向上的多个存储单元，所述存储单元中的每一个包括在可变电阻器的两端上具有电极的可变电阻元件，和限流元件，其被连接至所述可变电阻元件的一端上的所述电极，其中由于在两端之间的电应力的施加而导致通过两端之间的电阻特性所指定的所述可变电阻元件的电阻状态在两个或更多个不同的电阻状态之间变化，并且在所述变化之后的所述电阻状态之一被用于存储信息；以及控制电路，其控制编码动作，其中对多个信息位执行错误校正编码以便生成具有比所述多个信息位的位长度更长的位长度的编码数据；第一写入动作，其中具有第一极性的写入电压脉冲被施加到在与所述编码数据的第一逻辑值的位相对应的所选择的存储单元中的可变电阻元件的两端处的电极，以便将所述可变电阻元件改变到第一电阻状态；第二写入动作，其中具有与所述第一极性相反的第二极性的写入电压脉冲被施加到在与所述编码数据的第二逻辑值的位相对应的所选择的存储单元中的可变电阻元件的两端处的电极，以便将所述可变电阻元件改变到第二电阻状态；读取动作，其中具有所述第一极性的读取电压脉冲被施加到在与所述编码数据相对应的多个所选择的存储单元中的可变电阻元件的两端处的电极，以便读取所选择的存储单元的电阻状态作为编码数据；以及解码动作，其中检测并且校正通过所述读取动作所读取的所述编码数据中的错误，并且对所述编码数据进行解码，其中，当检测到所述解码动作中读取到的所述编码数据中的错误时，所述控制电路控制校正动作，其中选择与所述错误的错误位置相对应的存储单元，并且对与所述错误位置相对应的所有存储单元、对在所述存储单元阵列中存储的所述编码数据执行所述第二写入动作。在下文的描述中，所述第一逻辑值被定义为“0”，而所述第二逻辑值被定义为“I”。所述可变电阻元件的所述高电阻状态可以被分配给所述逻辑值“0”，而其低电阻状态可以被分配给所述逻辑值“ I”。可替换地，所述可变电阻元件的所述低电阻状态可以被分配给所述逻辑值“0”，而其高电阻状态可以被分配给所述逻辑值“ I ”。在下文中，与所述逻辑值“0”相对应的所述可变电阻元件的所述电阻状态被适当地称为“0”状态，而与所述逻辑值“ I”相对应的所述可变电阻元件的所述电阻状态被称为“ I”状态。在本发明中，在所述读取动作期间，具有与用于将所述存储单元写入至所述第一逻辑值“ 0 ”的所述写入电压脉冲的极性相同的极性的读取电压脉冲被施加以读取所述编码数据。在这种情况下，如上文所描述的那样，其中“0”被写入到本应该具有逻辑值“I”的位的错误写入可能出现，但其中“I”被写入到本应该具有逻辑值“0”的位的错误写入不出现。因此，如果在所述编码数据的解码之后在所述错误检测动作期间检测到错误，则所检测到的错误限于其中本应该为逻辑值“I”的位变成“0”的情况。因此，当检测到错误时，这个错误数据总是被估计为使得应该为逻辑值“I”的位变成“0”，而无需确定所述错误数据是否是使得应该为逻辑值“0”的位变成“ I”或者所述错误数据是否是使得应该为逻辑值“I”的位变成“O”。然后，一直对从其中检测到错误的所有存储单元中的可变电阻元件执行用于施加写入电压脉冲的第二写入动作，所述写入电压脉冲被用来写入逻辑值“I”并且其具有与所述读取电压脉冲的极性相反的极性。采用这个动作，能够实现所述校正动作。因此，能够缩短用于所述编码数据的校正所花费的时间。 进一步地，在所述校正动作期间，在执行所述第二写入动作之前，在根据本发明的第一方面的半导体存储设备中优选的是对从其中检测到错误的所有存储单元执行所述第一写入动作。在用于写入逻辑值“I”的写入电压脉冲被施加给从其中检测到所述错误的所有存储单元的可变电阻元件之前，执行用于施加被用来写入逻辑值“0”的写入电压脉冲的所述第一写入动作。采用这个处理，在所述可变电阻元件的电阻状态被变为“0”状态(第一电阻状态)之后，所述可变电阻元件的所述电阻状态被写入至“I”状态(第二电阻状态)，从而使得所述可变电阻元件能够被更精确地写入至所述“ I”状态。进一步地，根据第二方面，在根据本发明的第一方面的半导体存储设备中，当检测到所述解码动作中读取到的编码数据中的错误时，所述控制电路控制读取/输出动作的执行，其中与错误位置相对应的所有存储单元的可变电阻元件的电阻状态被设置为第二电阻状态，并且与所述校正动作的执行并行地输出错误校正之后的解码数据。根据第二方面的所述半导体存储设备，当检测到所述编码数据中的错误时，所述半导体存储设备不执行其中对所述编码数据进行校正并且再次读取的动作，但是输出具有经校正的错误数据的解码数据。采用这个处理，能够缩短在输出所述数据之前过去的时间，从而能够以高速度进行所述数据输出和错误校正。在这种情况下可能出现的错误限于其中如上文所描述的那样应该为逻辑值“I”的位变成“0”的错误。因此，在所述读取/输出动作期间，关于所述错误数据一直输出逻辑值“I”(与所述第二电阻状态相对应的逻辑值)。通过利用对于所述可变电阻元件的所述编程动作、擦除动作以及所述读取动作所需要的时间为几十纳秒至100纳秒并且它们几乎相等，能够并行执行所述读取/输出动作和所述校正动作。进一步地，所述半导体存储设备不使所述存储器的用户察觉到所述存储单元的校正所花费的时间。进一步地，在根据本发明的第二方面的半导体存储设备中，优选的是以等于所述校正动作中的所述第二写入动作的动作周期来开始所述读取/输出动作的执行。可替换地，在根据本发明的第一方面的所述半导体存储设备中，优选的是，当检测到所述解码动作中读取到的所述编码数据中的错误时，所述控制电路控制读取/输出动作的执行，其中与错误位置相对应的所有存储单元的可变电阻元件的电阻状态被设置为所述第二电阻状态，并且 输出错误校正之后的解码数据，以及以等于所述校正动作中的所述第一写入动作的动作周期来开始所述读取/输出动作的执行。特别地，当假定所述读取/输出动作和所述校正动作的动作顺序被基于相同的控制时钟通过所述动作周期来控制时，优选地以与所述校正动作中的第二写入动作或所述校正动作的第一写入动作的定时相同的定时开始所述读取/输出动作的执行。进一步地，根据第三方面，在根据本发明的第一和第二方面的所述半导体存储设备中，所述存储单元阵列被划分为多个存储体(bank)，并且所述控制电路采用这样的动作周期(其中，在所述执行期间、或与对两个不同的存储体中的一个中的存储单元执行所述校正动作的开始同时地开始对另一存储体中的所述存储单元执行所述读取动作)来控制所述校正动作和所述读取/输出动作的执行，或采用这样的动作周期(其中，在所述执行期间、或与对所述存储体之一中的存储单元执行所述校正动作的结束同时地结束对另一存储体中的存储单元执行所述读取动作)来控制所述校正动作和所述读取/输出动作的执行。在根据第三方面的半导体存储设备中，所述可变电阻元件的所述编程动作、擦除动作以及所述读取动作所需要的时间是几十纳秒至100纳秒，并且它们几乎相等。通过利用这一点，能够并行执行对属于另一存储体的存储单元的读取动作和校正动作。因此，所述半导体存储设备能够实现不使所述存储器的用户察觉到所述存储单元的校正所需要的时间的读取方法。进一步地，在根据本发明的第一至第三方面中的任何一个的半导体存储设备中，优选的是所述控制电路控制编码数据写入动作，其中对多个选择的存储单元中的每一个执行所述第一写入动作和所述第二写入动作中的一个，以便将所述编码数据写入到所选择的存储单元；并且当在所述编码数据写入动作之后立即对所述多个选择的存储单元执行所述读取动作、并且在后续解码动作中读取到的编码数据中检测到错误时，所述控制电路控制第二校正动作，其中对于与所述错误位置相对应的所述存储单元中的每一个而言，当所述存储单元中的每一个的可变电阻元件的电阻状态是所述第一电阻状态时，执行所述第二写入动作，以及当所述存储单元中的每一个的可变电阻元件的电阻状态是所述第二电阻状态时，执行所述第一写入动作。如上文所描述的那样，在本发明中，当在所述读取动作中检测到错误时，估计应该为逻辑值“ I ”的位变成了“O”。基于这个估计，被用于写入所述逻辑值“ I ”并且具有与所述读取电压脉冲的极性相反的极性的写入电压脉冲被施加以用于执行所述校正动作。然而，在刚好在存储单元的数据写入动作之后的读取动作(验证动作)中，认为所检测到的错误是由读取扰动引起的或者由写入中的失败引起的。当所述设备未能写入数据时，考虑两种情况，这两种情况是其中应该对其写入逻辑值“I”的位变成“0”的情况，和其中应该对其写入逻辑值“0”的位变成“I”的情况。因此，假设应该对其写入逻辑值“I”的位变成“0”，则不可能简化所述校正动作。因此，取决于所述读取数据，用于在错误数据为“I”时写入“0”和用于在错误数据为“0”时写入“I”的校正动作(第二校正动作)是必要的。进一步地，在根据本发明的第一至第三方面中的任何一个的半导体存储设备中，优选的是所述可变电阻器包含包括么1、1^、附、(0、了&、21'、1、11、(11、￥、211以及Nb的金属中的至少一种的氧化物或氮化氧化物(nitrided oxide)。因此，根据本发明，能够提供一种半导体存储设备，其能够有效地执行对在连续的读取动作中会可能出现的数据中的错误的检测和对错误数据的校正。


图I是示出了根据本发明的半导体存储设备的配置的一个示例的方框 图2是示出了形成根据本发明的半导体存储设备的存储单元阵 列的配置的一个示例的电路 图3是示出了根据本发明的半导体存储设备的读取编码数据的动作的流程 图4是示出了根据本发明的半导体存储设备的读取编码数据的动作的流程 图5是示出了根据本发明的半导体存储设备的读取动作的时序 图6是示出了根据本发明的半导体存储设备的读取动作的时序 图7是示出了根据本发明的半导体存储设备的读取动作的时序 图8是示出了处于低电阻状态中的由金属氧化物制成的可变电阻元件的读取扰动特性的 图9是示出了处于高电阻状态中的由金属氧化物制成的可变电阻元件的读取扰动特性的 图10是示出了处于低电阻状态中的由金属氧化物制成的可变电阻元件的读取扰动特性的另一 图11是示出了处于高电阻状态中的由金属氧化物制成的可变电阻元件的读取扰动特性的另一 图12A和12B是每个都示出了读取动作中的读取电压的幅度与故障位的数量之间的关系的视图。
具体实施例方式<第一实施例>
图I示出了根据本发明的一个实施例的半导体存储设备(在下文中被适当地称为“本设备I”)的示意电路结构。本设备I基本上包括存储单元阵列单元101和存储器控制器单元102。存储器控制器单元102包括编码器电路103，其执行用于将错误校正检验位添加到作为输入数据的多个信息位的错误校正编码，并且生成具有比信息位的位长度更长的位长度的编码数据；控制器104，其控制到由输入地址指定的存储单元阵列单元101中的存储单元阵列中的存储单元的编码数据的写入动作和读取动作；以及解码器电路105，其对通过控制器104读取到的编码数据(信息位+检验位)进行解码，检测解码数据是否有错误，以及对错误进行校正。解码器电路105在其中包括ECC电路106，其当在解码数据中检测到错误时指定错误位位置；以及输出控制电路107，其输出照原来的样子的正常位，并且采用被取反的数据输出该错误位。控制器104不仅控制写入和读取动作，而且控制编码器电路103、解码器电路105、ECC电路106以及输出控制电路107的相应动作。尽管图I中未示出，但是存储单元阵列单元101包括列选择电路和行选择电路，其被用来在写入和读取动作期间选择作为动作的目标的特定存储单元；和电路，其提供用于写入和读取动作的工作电压，并且将该工作电压施加给所选择的特定存储单元。存储单元阵列单元101包括存储单元阵列110，其中存储单元阵列110被划分为多个(例如，4个)存储体IlOa至110d。图2示出了形成存储单元阵列的每个存储体的配置的示例。每个存储体包括多个存储单元M，每个存储单元M包括一个晶体管T和一个可变电阻元件R，其中晶体管T的源极或漏极的一端和可变电阻元件R的一端彼此连接。在存储体IlOa至IlOd中的每一个中，m X n个存储单元M被布置在在行方向上(图2中的横向)和在列方向上(图2中的纵向)的矩阵中。在单独的存储单元M中，布置在相同列中的存储单元中的每一个的可变电阻元件的另一端被连接至在列方向上延伸的位线BLi (i=l至m),而在行方向上延伸的字线WLj (j = I至n)被连接至布置在相同行中的存储单元中的每一个的晶体管的栅极。另一方面，布置在相同列中的存储单元中的每一个的晶体管的源极或漏极的另一端被连接至在列方向上延伸的源线SLk (k = I至n)。源线SLk可以在行方向上延伸，或者可以共享存储单元阵列中的所有源线。其结构不被特别地限定。在本实施例中，存储体I IOa至IlOd中的每一个被配置成根据晶体管T的栅极电压的施加状态来改变存储单元M的选择状态和非选择状态，并且被配置成根据到可变电阻元·件R的一端和晶体管T的源极或漏极的另一端的电压施加状态来改变存储单元M的动作。位线BLi中的每一个被连接至位线选择电路(列选择电路)111，并且字线WLj中的每一个被连接至字线选择电路(行选择电路)112。源线SLk中的每一个被连接至源线选择电路113。当输入了作为动作的目标的存储单元的地址时，存储器控制器单元102指定目标存储单元所属于的存储体。选择电路111至113中的每一个基于来自存储器控制器单元102的指令依照地址输入来选择所指定的存储体的位线、字线以及源线，并且单独地将存储动作所需要的电压分别施加给所选择的或非选择的位线、字线以及源线。存储体IlOa至IlOd中的每一个可以被配置成使得位线和字线是不同的，并且通过字线选择电路112和位线选择电路111来独立地选择存储单元。可替换地，存储体IlOa至IlOd中的每一个可以被配置成使得至少在两个存储体之间共享字线，并且通过公共的字线选择电路112来选择存储单元。采用这个配置，能够针对每个存储体独立地进行所选择的存储单元的存储动作。当在各存储体之间共享字线时，在存储体之间选择具有不同的字线的存储单元、并且针对这些存储单元独立地进行存储动作是不可能的。然而，对于在存储体之间连接至相同的字线的存储单元而言，能够针对这些存储单元独立地进行存储动作。可变电阻元件R是在由金属氧化物制成的可变电阻器的两端上承载电极的元件。用于可变电阻器的材料的示例包括Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn以及Nb的氧化物和氮化氧化物。至于支承可变电阻器的电极的材料，具有大功函数的材料(例如，TiN、Pt、Ir)被用于一个电极以形成第一电极，而具有由于金属氧化物的氧损失而导致等于杂质能级(impurity level)的功函数的材料(例如，Ta、Al)被用于另一电极以形成第二电极。更优选地，具有4. 5 eV或更大的功函数的材料被用作第一电极，而具有4. 5 V或更小的功函数的材料被用作第二电极。在这种情况下，第二电极与金属氧化物之间的界面变成欧姆结(ohmic junction),而第一电极与金属氧化物之间的界面变成非欧姆结(肖特基结)。
为了将可变电阻元件R从高电阻状态改变到低电阻状态，例如，+1. 8 V和50 nsec的电压脉冲被施加到存储单元的位线与源线之间。另一方面，为了将可变电阻元件R从低电阻状态改变到高电阻状态，例如，具有与用于将可变电阻元件改变到低电阻状态的极性相反的极性的-I. 6 V和50 nsec的电压脉冲被施加到存储单元的位线与源线之间。在这里，可变电阻元件R的低电阻状态被设置为逻辑值“0”，而其高电阻状态被设置为逻辑值“I”。为方便起见，与逻辑值“0”相对应的可变电阻元件的电阻状态(高电阻状态)被称为“0”状态(擦除状态)，而与逻辑值“I”相对应的可变电阻元件的电阻状态(低电阻状态)被称为“I”状态(编程状态)。将“0”状态写入至所选择的存储单元的可变电阻元件R的动作被称为第一写入动作，而写入“I”状态的动作被称为第二写入动作。在这种情况下，其能够被配置成使得在OV正被施加到源线的情况下从所选择的位线施加+1. 8V和50 nsec的电压脉冲，以便执行第一写入动作，并且在I. 6V正被施加至源线的情况下从所选择的位线施加OV和50 nsec的电压脉冲，以便执行第二写入动作。在这种情况下，能够通过控制所施加的电压或电流来写入可变电阻元件R的电阻状态。由于每次存储不同的信息时不必要调整施加到可变电阻元件的电压脉冲的次数和施加时间，所以不需要复杂的算法。 各种已知的方法能够被用于本设备I中所使用的错误校正编码方法。例如，能够采用诸如里德-所罗门(Reed-Solomon)编码或博斯.查德夫里.霍昆格姆(Bose-Chaudhuri-Hocquenghem) (BCH)编码、汉明(hamming)码或低密度奇偶检验码(LDPC)之类的循环码，但本发明不限于此。在本设备I中，将要被存储在存储单元阵列110中的数据经历通过编码器电路103的针对多个信息位中的每一个的错误校正编码，并且对其添加了检验位的编码数据被存储在存储单元阵列中。因此，当读取在存储单元阵列中存储的数据时，必须以编码数据为基础共同地读取多个存储单元的信息。将参考图3中的流程图对由本设备I读取编码数据的动作进行描述。首先，作为读取动作的目标的存储单元的地址被输入到存储器控制器单元102 (步骤 #200)。存储器控制器单元102中的控制器104指定与所述输入地址相对应的多个存储单元，并且读取所述多个存储单元中的每一个的可变电阻元件的电阻状态以便读取编码数据(步骤#201 :读取动作)。优选地，其数量对应于编码数据的位数的存储单元被从连接至具有正被定义为开始地址的输入地址的相同字线的多个存储单元中选出，并且读取电压被同时施加给连接至所选择的存储单元的所述多个位线。在这种情况下的读取电压被设置为低于第一写入动作中的写入电压脉冲的电压(例如，0. 3V)，并且读取电压具有读取电压脉冲，所述读取电压脉冲具有与第一写入动作中的写入电压脉冲的极性相同的极性。特别地，对读取电压脉冲进行设置以便具有与当“0”状态被写入可变电阻元件R中时的极性相同的极性。在这种情况下，由解码器电路105所检测到的错误限于其中应该处于“I”状态中的元件变成“0”状态的情况。任何电压都可以被用作读取电压，只要该读取电压脉冲的电压幅度的绝对值小于第一写入电压动作中的写入电压脉冲的电压幅度的绝对值，并且由于除读取扰动的影响以外的因素的原因，电压不会极大地改变可变电阻元件的电阻值。
接下来，解码器电路105对所读取到的编码数据进行解码(步骤#202 :解码动作)。解码器电路105然后基于错误校正码检测在解码数据中是否存在错误(步骤#203 :错误检测动作)。当检测到错误时，ECC电路104基于该错误校正码指定具有数据错误的地址。当在步骤#203中检测到数据错误时，写入电压脉冲被施加到检测到错误的地址上的存储单元的可变电阻元件，以便校正编码数据中的错误(步骤#204 :校正动作)。由于错误限于应该为“ I ”的位变成“0”的情况，所以用于将可变电阻元件写入至“ I ”状态的写入电压脉冲可以被施加到从其中检测到错误的所有存储单元。特别地，仅需要对从其中检测到错误的所有存储单元执行第二写入动作。在这种情况下，在执行第二写入动作之前执行第一写入动作，以便从其中检测到错误的存储单元的可变电阻元件的电阻状态被临时地改变到“0”状态，并且然后，改变到 “I”状态。采用这个动作，能够更加正确地进行可变电阻元件的错误校正。对于在基于错误校正码来检测错误的情况下的校正动作而言，现今流行地被用作非易失性存储器的闪速存储器要求若干毫秒(millisecond)以用于擦除动作，和甚至若干微秒(miCTosecond)以用于编程动作。进一步地，对于校正而言，错误数据(即具有包括其电阻被改变的元件的多个元件的特定块)被同时一次擦除、并且然后重写该块中的所有元件是必要的。因此，其花费时间以用于错误数据的校正。虽然重写了包括错误数据的块，但是不能够通过对该块的访问来读取数据。因此，降低了读取速度。另一方面，本设备I在随机可存取性方面是出色的，并且与闪速存储器相比能够以非常高的速度(100 ns或更少)进行写入和读取动作。因此，能够在可变电阻元件基础上校正错误，从而能够防止读取速度方面的降低。〈第二实施例〉
如上文所描述的，当所读取到的数据被解码并且检测到了错误数据时，本设备I基于错误校正码对存储单元阵列中的错误数据执行第二写入动作，从而能以高速度对错误进行校正。然而，在错误数据的检测之后其花费时间来实际地输出真实的数据。这是因为在其中执行了写入动作以校正存储单元阵列中的错误数据、并且然后再次执行读取动作、以及重复读取动作、解码动作和错误校正动作直到错误数据被消除为止的动作之后，输出真实的数据。然而，当检测到错误数据时，基于错误校正码从读取到的数据中指定错误位，并且输出控制电路107对读取到的数据中的错误位的数据取反以便输出真实的数据。采用这个处理，能够实现高速数据读取动作。将参考图4中的流程图对在这种情况下的本设备I的数据读取动作进行描述。步骤#201 (读取动作)、步骤#202 (解码动作)以及步骤#203 (错误校正动作)与图3中所描述的那些相同，因此将不重复描述。当在步骤#203中检测到数据错误时，第二写入电压脉冲被施加到检测到错误的地址上的存储单元的可变电阻元件，以便执行用于对该数据错误进行校正的校正动作，并且与校正动作并行，输出控制电路107对读取到的数据中的错误位的数据取反以便在下一个步骤#205中输出真实的数据。由于数据错误被限于应该为“I”的位变成“0”的情况，所以输出控制电路107对于所有错误位执行输出“I”的动作(读取/输出动作)。在读取/输出动作的执行期间，至少针对相同的存储体中的存储单元不执行新的读取动作。因此，当在读取/输出动作的执行期间执行错误校正动作时，能够实现具有更高速度的数据读取动作。<第三实施例>
图5示出了配备有多个存储体的本设备I中的读取动作的时序图。在图5中，当输出在存储单元阵列110中存储的数据时，包括五个动作(其为地址输入(A)、读取动作(R)、解码动作(D)、错误检测动作(E)以及校正和读取/输出动作(W/0))的序列被作为一个周期来执行，每个在控制时钟的动作周期内。各动作序列对应于图4中的步骤#200至#203以及#205中的各动作。在图5中，在各动作周期tl至tl6中，每个动作以控制时钟的一个时钟来结束。 然而，可能存在这样的情况其中对于每个动作需要控制时钟的多个时钟。在这种情况下，图5中的动作周期tl至tl6中的每一个的时间间隔由每个动作所需要的控制时钟的最大数量来确定，并且动作周期tl至tl6的时间间隔是相同的。在图5中，为了简化描述，在每个动作周期中包括的多个控制时钟被共同地描述为一个时钟。在图5中，假设动作周期tl至tl6中的每一个在图5中所图示的时钟的上升定时处开始，并且每个动作周期ti (i = I至16)的开始时间被称为ti。这类似地适用于图6和7中所示出的时序图。当在动作周期t2中指定了到存储体I的读取地址时，对基于该读取地址指定的多个存储单元执行读取动作(步骤#201)，以便在动作周期t3中读取编码数据。另一方面，当在动作周期t3中指定了到存储体2的读取地址时，对基于该读取地址指定的多个存储单元执行读取动作(步骤#201)，以便在动作周期t4中读取编码数据。在这种情况下，在存储体I中读取的数据的解码动作(步骤#202)被与存储体2中的读取动作并行地执行。另一方面，当在动作周期t4中指定了到存储体3的读取地址时，对基于该读取地址指定的多个存储单元执行读取动作(步骤#201)，以便在动作周期t5中读取编码数据。在这种情况下，存储体I中的错误检测动作(步骤#203)和在存储体2中读取的数据的解码动作(步骤#202)被与存储体3中的读取动作并行地执行。另一方面，当在动作周期t5中指定了到存储体4的读取地址时，对基于读取地址指定的多个存储单元执行读取动作(步骤#201)，以便在动作周期t6中读取编码数据。在这种情况下，存储体I中的校正和读取/输出动作(步骤#205)、存储体2中的错误检测动作(步骤#203)以及在存储体3中读取的数据的解码动作(步骤#202)被与存储体4中的读取动作并行地执行。在这种情况下，存储体I中的校正动作和存储体4中的读取动作是不同存储体中的动作，从而使得它们能够被同时地执行。因此，相应的动作被并行地执行，从而能够有效地读取在多个存储体中存储的数据。这类似地适用于后续动作周期。在动作周期t8中能够同时执行存储体I中的读取动作和存储体3中的校正动作，在动作周期t9中能够同时执行存储体2中的读取动作和存储体4中的校正动作，并且在动作周期til中能够同时执行存储体4中的读取动作和存储体I中的校正动作。
在图5中，执行包括五个动作的动作序列，所述五个动作为地址的输入(A)、读取动作(R)、解码动作(D)、错误检测动作(E)以及校正和读取/输出动作(W/0)。然而，在相同的周期中存储体的动作不重叠的范围内能够添加序列。图6是本设备I中的读取动作的另一时序图。图6示出了这样的情况，其中因为编码数据中的位的数量较大，所以要求两个动作周期来完成编码数据的读取。即使在这种情况下，在校正动作(W)中，也可以仅对从其中检测到错误的、不超过若干位的存储单元执行第二写入动作。因此，能够在一个动作周期中完成校正动作。在动作周期t7、t9、tll、tl3、tl5以及tl7中，读取动作(R)和校正动作(W)被在不同的存储体中并行地执行。
图7是本设备I中的读取动作的另一时序图。图7示出了这样的情况，其中，在校正动作(W)中，在第二写入动作(W2)之前执行第一写入动作(Wl)、以及对于各写入动作中的每一个而言需要一个动作周期。在这种情况下，当作为将被写入的目标的存储体不相同时，能够同时地执行第一写入脉冲的施加(Wl)和第二写入脉冲的施加(W2)。因此，在图7中的动作周期t9中，存储体I中的读取动作、存储体3中的校正动作中的第二写入脉冲的施加(W2)以及存储体4中的校正动作中的第一写入脉冲的施加(Wl)被同时地执行。在图7中，与校正动作中的第一写入脉冲的施加(Wl)同时地执行读取/输出动作
(O)。然而，其可以与校正动作中的第二写入脉冲的施加(W2)同时地执行。将在下文中对本发明的其它实施例进行描述。(I)在上述实施例中，存储单元阵列110包括四个存储体IlOa至IlOcL然而，本发明不限于此。能够根据目的或要求的性能来适当地增加或减少存储体的数量。(2)存储体I IOa至I IOd中的每一个中的存储单元阵列的配置不限于图2中所图示的电路结构。本发明并不特别地受该电路结构限制，只要通过利用位线(bit line)和字线(word line)连接包括可变电阻元件和限流元件的存储单元来形成存储单元阵列即可。在图2中，晶体管被用作限流元件。然而，能够使用除晶体管以外的元件(例如，二极管)，只要其能够限制流过可变电阻元件的电流即可。在本实施例中，未被连接至晶体管的可变电阻元件的一端被连接至位线。然而，未被连接至晶体管的可变电阻元件的一端可以被连接至源线(source I ine )。本发明适用于包括期望数量的存储单元的可选存储单元阵列，每一个存储单元具有由金属氧化物制成的可变电阻元件。(3)在上文所描述的实施例中，假设应该为“I” (高电阻状态)的位变成“0” (低电阻状态)，当通过施加具有与写入电压脉冲的极性相同的极性、用于将可变电阻元件改变到低电阻状态的脉冲来执行读取动作时，具有与读取电压脉冲的极性相反的极性的、用于将可变电阻元件改变到高电阻状态的写入电压脉冲被施加到在错误校正动作中从其中检测到错误的所有存储单元的可变电阻元件。另一方面，当通过施加具有与写入电压脉冲的极性相同的极性的脉冲以便将可变电阻元件改变到高电阻状态来执行读取动作时，应该被检测到的错误限于应该为“0”(低电阻状态)的位变成“I”(高电阻状态)的错误。因此，在错误校正动作中，具有与读取电压脉冲的极性相反的极性的、用于将可变电阻元件改变到低电阻状态的写入电压脉冲被施加到从其中检测到错误的所有存储单元的可变电阻元件。(4)在上文所描述的实施例中，在读取动作、第一写入动作以及第二写入动作的描述中所使用的电压脉冲的电压值和脉冲宽度是用于描述本发明的特定示例，并且它们不限制可变电阻元件的属性。(5)在上文所描述的实施例中，将详细地描述存储器控制器单元102根据图5至7中的时序图来控制每个存储体的读取的情况。然而，根据本发明的动作控制方法不限于时序图中所示出的动作。本发明能够被用于半导体存储设备。特别地，本发明适用于配备有其电阻状态由于电应力的施加而改变的可变电阻元件的非易失性半 导体存储设备，其中被改变的电阻状态被用于存储信息。
权利要求
1.ー种半导体存储设备，包括 存储单元阵列，其包括在行方向上和在列方向上的多个存储单元，所述存储单元中的每ー个包括在可变电阻器的两端上具有电极的可变电阻元件；和限流元件，其被连接至所述可变电阻元件的一端上的所述电极，其中由于在两端之间的电应カ的施加而导致通过两端之间的电阻特性所指定的所述可变电阻元件的电阻状态在两个或更多个不同的电阻状态之间变化，并且在所述变化之后的所述电阻状态之ー被用于存储信息；以及控制电路，其控制 编码动作，其中对多个信息位执行错误校正编码，以便生成具有比所述多个信息位的位长度更长的位长度的编码数据； 第一写入动作，其中具有第一极性的写入电压脉冲被施加到在与所述编码数据的第一逻辑值的位相对应的所选择的存储单元中的可变电阻元件的两端处的电极，以便将所述可变电阻元件改变到第一电阻状态； 第二写入动作，其中具有与所述第一极性相反的第二极性的写入电压脉冲被施加到在与所述编码数据的第二逻辑值的位相对应的所选择的存储单元中的可变电阻元件的两端处的电扱，以便将所述可变电阻元件改变到第二电阻状态； 读取动作，其中具有所述第一极性的读取电压脉冲被施加到在与所述编码数据相对应的多个所选择的存储单元中的可变电阻元件的两端处的电极，以便读取所选择的存储单元的电阻状态作为编码数据；以及 解码动作，其中检测并且校正通过所述读取动作所读取的所述编码数据中的错误，并且对所述编码数据进行解码，其中， 当检测到所述解码动作中读取到的所述编码数据中的错误时，所述控制电路控制校正动作，其中选择与所述错误的错误位置相对应的存储单元，并且对与所述错误位置相对应的所有存储单元、对在所述存储单元阵列中存储的所述编码数据执行所述第二写入动作。
2.根据权利要求I所述的半导体存储设备，其中 在所述校正动作期间，在执行所述第二写入动作之前，对与所述错误位置相对应的所有存储单元执行所述第一写入动作。
3.根据权利要求I所述的半导体存储设备，其中 当检测到所述解码动作中读取到的编码数据中的错误时，所述控制电路控制读取/输出动作的执行，其中与错误位置相对应的所有存储单元的可变电阻元件的电阻状态被设置为第二电阻状态，并且与所述校正动作的执行并行地输出错误校正之后的解码数据。
4.根据权利要求3所述的半导体存储设备，其中 以等于所述校正动作中的所述第二写入动作的动作周期来开始所述读取/输出动作的执行。
5.根据权利要求2所述的半导体存储设备，其中 当检测到所述解码动作中读取到的所述编码数据中的错误时，所述控制电路控制读取/输出动作的执行，其中与错误位置相对应的所有存储单元的可变电阻元件的电阻状态被设置为所述第二电阻状态，并且输出错误校正之后的解码数据，以及 以等于所述校正动作中的所述第一写入动作的动作周期来开始所述读取/输出动作的执行。
6.根据权利要求I至5中任一项所述的半导体存储设备，其中 所述存储单元阵列被划分为多个存储体，并且 所述控制电路采用下述动作周期来控制所述校正动作和所述读取/输出动作的执行，在该动作周期中，在执行期间、或与对两个不同的存储体之一中的存储单元执行所述校正动作的开始同时地开始对另一存储体中的存储单元执行所述读取动作；或采用下述动作周期来控制所述校正动作和所述读取/输出动作的执行，在该动作周期中，在所述执行期间、或与对所述存储体之一中的存储单元执行所述校正动作的结束同时地结束对另一存储体中的存储单元执行所述读取动作。
7.根据权利要求I至5中任一项所述的半导体存储设备，其中 所述控制电路控制编码数据写入动作，其中对多个选择的存储单元中的每ー个执行所述第一写入动作和所述第二写入动作中的ー个，以便将所述编码数据写入到所选择的存储单兀；并且 当在所述编码数据写入动作之后立即对所述多个选择的存储单元执行所述读取动作、并且在后续解码动作中读取到的编码数据中检测到错误时， 所述控制电路控制第二校正动作，其中对于与所述错误位置相对应的所述存储単元中的每ー个而言，当所述存储単元中的每ー个的可变电阻元件的电阻状态是所述第一电阻状态时，执行所述第二写入动作，以及当所述存储単元中的每ー个的可变电阻元件的电阻状态是所述第二电阻状态时，执行所述第一写入动作。
8.根据权利要求I至5中任一项所述的半导体存储设备，其中 所述可变电阻器包含包括Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn以及Nb的金属中的至少ー种的氧化物或氮化氧化物。
全文摘要
本发明实现一种半导体存储设备，其能够有效地执行在连续的读取动作中会可能发生的数据错误的检测和所述错误数据的校正。所述半导体存储设备(1)使用由金属氧化物制成的可变电阻元件以用于存储信息。在所述半导体存储设备(1)中采用ECC的编码数据的读取动作期间，当通过ECC电路(106)检测数据错误时，假设由于具有与所施加的读取电压脉冲的极性相同的极性的写入电压脉冲的施加而导致已经发生错误写入，具有与读取电压脉冲的极性相反的极性的写入电压脉冲被施加到从其中检测到错误的所有存储单元，以便校正从其中检测到错误的位。
文档编号G11C29/42GK102737723SQ20121010612
公开日2012年10月17日 申请日期2012年4月12日 优先权日2011年4月12日
发明者名仓满, 栗屋信义, 石原数也 申请人:夏普株式会社