使用以二进制格式和多状态格式写入的数据的比较的非易失性存储器中的写入后读取的制作方法
【专利摘要】呈现了写入后读取的技术。在示例实施例中，初始地将主机数据以二进制形式写入到诸如非易失性二进制缓存的非易失性存储器中。然后，将其从二进制部分（410）随后写入到存储器的多状态非易失性部分（420）。在以多状态格式写入之后，然后可以相对在二进制部分中的源页检查来自多状态块的数据的页，以验证多状态写入的质量。可以在存储器器件本身上进行该处理，而不将这些页传输出到控制器。
【专利说明】使用以二进制格式和多状态格式写入的数据的比较的非易失性存储器中的写入后读取
【技术领域】
[0001]本申请涉及诸如半导体闪存的可再编程非易失性存储器系统，更具体地，涉及存储器操作中的错误的应对和有效管理。
【背景技术】
[0002]能够非易失性地存储电荷的固态存储器、尤其是以被包装为小形状因子卡的EEPROM和快闪EEPROM的形式的固态存储器，近来已经变为在各种移动和手持设备、特别是信息用品和消费者电子产品中的存储的选择。不像也是固态存储器的RAM (随机存取存储器)，闪存是非易失性的，且即使在掉电之后也维持其存储的数据。而且，不像ROM (只读存储器)，闪存类似于盘存储设备而可重写。尽管有较高的成本，但闪存仍然逐渐用于大容量存储应用中。基于诸如硬盘和软盘的旋转磁介质的传统大容量存储器不适用于移动和手持环境。这是因为磁盘趋于大容量，易于产生机械故障，且具有高延迟时间和高功率需求。这些不期望的属性使得基于盘的存储器在大多数移动和便携式应用中不实际。另一方面，嵌入式和以可移除卡的形式的闪存由于其小尺寸、低功耗、高速度和高可靠性特性而理想地适用于移动和手持环境。
[0003]快闪EEPROM类似于EPROM (电可擦除可编程只读存储器)之处在于其是可以被擦除且使得新数据被写入或“编程”到其存储器单元中的非易失性存储器。在场效应晶体管结构中，两者利用在源极和漏极区域之间的、位于半导体衬底中的沟道区之上的浮置(未连接)导电栅极。然后，控制栅极被提供在浮置栅极上。晶体管的阈值电压特性受浮置栅极上保留的电荷量控制。也就是说，对于在浮置栅极上的给定水平的电荷，存在必须在晶体管“导通”以允许在其源极和漏极区域之间导电之前施加到该控制栅极的对应电压(阈值)。具体地，诸如快闪EEPROM的闪存允许同时擦除存储器单元的各整个块。
[0004]浮置栅极可以保持一范围的电荷，且因此可以被编程到阈值电压窗内的任意阈值电压电平。由器件的最小和最大阈值电平来界定(delimit)阈值电压窗的尺寸，该最小和最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。该阈值窗通常取决于存储器器件的特征、操作条件和历史。在该窗内的每个不同的、可分辨的阈值电压电平范围原则上可以用于指定单元的明确的存储器状态。
[0005]在当前商业产品中快闪EEPROM阵列的每个存储元件普遍地通过以二进制模式操作来存储单个位的数据，其中，存储元件晶体管的两个范围的阈值电平被定义为存储电平。晶体管的阈值电平对应于其存储元件上存储的电荷电平的范围。除了缩小存储器阵列的尺寸以外，趋势是通过在每个存储元件晶体管中存储多于一位数据来进一步增加这种存储器阵列的数据存储的密度。这通过将多于两个阈值电平定义为每个存储元件晶体管的存储状态来实现，现在在商业产品中包括四个这种状态(每个存储元件2位数据)。也正实现每个存储元件的更多存储状态，比如16个状态。每个存储元件存储器晶体管具有其可以实际被操作的阈值电压的特定总范围(窗)，且该范围被划分为为其定义的多个状态加上在这些状态之间的、允许它们彼此清楚地区分的余量。显然，存储器单元被配置以存储的位越多，其必须在其中操作的错误余量越小。
[0006]用作存储器单元的晶体管通常通过两个机制之一编程到“已编程”状态。在“热电子注入”中，施加到漏极的高电压加速电子穿过衬底沟道区域。同时，在施加到控制栅极的高电压拉动热电子经过薄栅极电介质到浮置栅极上。在“遂穿注入”中，相对于衬底，高电压被施加到控制栅极。以此方式，将电子从衬底拉到中间的(intervening)浮置栅极。虽然已经在历史上使用术语“编程”来描述通过向存储器单元的初始擦除的电荷存储单元注入电子以便改变存储器状态而向存储器的写入，但是现在与诸如“写入”或“记录”的更通用的术语可互换地使用。
[0007]可以通过多种机制来擦除存储器器件。对于EEPR0M，可通过相对于控制栅极向衬底施加高电压以便诱导浮置栅极中的电子遂穿过薄氧化物到衬底沟道区(即，Fowler-Nordheim隧穿)而电擦除存储器单元。通常，EEPROM可逐字节擦除。对于快闪EEPR0M，该存储器可一次全部或一次一个或多个最小可擦除块地被电擦除，其中，最小可擦除块可以由一个或多个扇区构成，且每个扇区可以存储512字节或更多的数据。
[0008]存储器器件通常包括可以被安装到卡上的一个或多个存储器芯片。每个存储器芯片包括由诸如解码器和擦除、写和读电路的外围电路支持的存储器单元的阵列。更复杂的存储器器件还与进行智能且较高级存储器操作和接口(interfacing)的控制器一起出现。
[0009]存在当今正使用的许多商业成功的非易失性固态存储器器件。这些存储器器件可以是快闪EEPR0M，或可以使用其他类型的非易失性存储器单元。在美国专利号5，070, 032、5，095，344,5, 315，541,5, 343，063,5, 661，053,5, 313，421 和 6，222，762 中给出了快闪存储器及系统和制造它们的方法的例子。具体地，在美国专利号5，570，315、5，903，495、6，046，935中描述了具有NAND串结构的闪存器件。而且，还从具有用于存储电荷的介电层的存储器单元制造非易失性存储器器件。取代先前描述的导电浮置栅极元件，使用介电层。使用介电存储元件的这种存储器器件已经由以下描述:Eitan等人的“NR0M:ANovel Localized Trapping, 2-Bit Nonvolatile Memory Cell，，，IEEE Electron DeviceLetters, vol.21，n0.11，2000年11月，pp.543-545。0N0介电层穿过源极和漏极扩散之间的沟道而延伸。一个数据位的电荷被定位(localize)在与漏极相邻的介电层中，且另一数据位的电荷被定位在与源极相邻的介电层中。例如，美国专利第5，768，192和6，011，725号公开了具有夹在两个二氧化娃层之间的捕获电介质(trapping dielectric)的非易失性存储器单元。通过分开地读取电介质内的空间上分开的电荷存储区的二进制状态来实现多状态数据存储。
[0010]为了改善读取和编程性能，并行读取或编程在阵列中的多个电荷存储元件或存储器晶体管。因此，"一页〃存储器元件被一起读取或编程。在现有存储器架构中，一行通常包含若干交织的页，或其可以组成一页。一页的所有存储器元件将一起被读取或编程。
[0011]写入的数据中的错误
[0012]在此说明的这些类型的存储器系统中以及在其他存储器系统中，包括磁盘存储系统，通过使用错误校正技术来维持被存储的数据的完整性。最普遍地，对于一次存储的数据的每个扇区或其他单元计算错误校正码(ECC)，且该ECC与该数据一起存储。ECC最普遍地与用户数据的单元组一起存储，其中已经从该单元组计算了 ECC。用户数据的单元组可以是扇区或多扇区页。当从存储器读取该数据时，使用ECC来确定被读取的用户数据的完整性。通常可以通过使用ECC来校正数据的单元组内的数据的错误位。
[0013]趋势是减小存储器系统的大小以便能够在该系统中放置更多的存储器单元以及使得该系统尽可能小以适应更小的主机设备。通过电路的更高集成以及配置每个存储器单元存储更多位数据的组合来增加存储器容量。这两种技术要求存储器以增加的更收紧的错误余量来操作。这又对校正错误的ECC提出更高的要求。
[0014]可以设计ECC来校正预定数量的错误位。其需要校正的位越多，该ECC将越复杂且更多计算量。为了质量保证，基于在存储器器件的寿命末期的预计最差情况单元错误率来设计传统ECC。因此，它们必须校正高达错误率的统计总体的远在尾端的最大数量的错误位。
[0015]随着快闪存储器老化，其错误率在该器件的寿命末期附近迅速增加。因此，仅需要为最差情况设计的强大ECC在存储器器件的寿命末期时应用其全部性能。
[0016]使用ECC来校正最差情况数量的错误位将消耗更大量的处理时间。其需要校正的位越多，所需的计算时间越多。存储器性能将降低。可以实现另外的专用硬件来在合理时间量进行ECC。这种专用硬件可能在控制器ASIC芯片上占据相当量的空间。另外，对于器件的大多数寿命时间，仅有余量地使用ECC，导致其大量系统开销(overhead)被浪费且没有实现真正收益。
[0017]因此，需要提供高存储容量、不需要为最差情况设计的资源密集的ECC的非易失性存储器。
【发明内容】
[0018]进一步的方面包括操作非易失性存储器系统的方法，该存储器系统包括控制器电路和通过总线结构与控制器电路连接的存储器电路，所述存储器电路具有以二进制格式存储数据的非易失性存储器的第一部分和以每单元N位的多状态格式存储数据的非易失性存储器的第二部分，其中，N是2或更大的整数。该方法包括:在所述控制器电路处从主机接收多个至少N页的数据以及通过总线结构将多个页从所述控制器电路传输到存储器电路。在所述存储器电路的第一部分中的对应多个字线上写入所述多个页，然后将N页数据从存储器的第一部分的对应N个字线写入到所述存储器电路的第二部分的单个字线。该方法从存储器的第二部分读取写入的页的数据的第一页和从存储器的第一部分读取写入的页的数据的第一页，然后在存储器电路上进行从存储器的第二部分读取的第一页数据与从第一部分读取的第一页数据的比较。基于该比较，该方法确定写入到第二部分中的第一页数据是否可能被损坏。
[0019]其他方面包括操作非易失性存储器系统的方法，该存储器系统包括控制器电路和通过总线结构与控制器电路连接的存储器电路，所述存储器电路具有以二进制格式存储数据的非易失性存储器的第一部分和以每单元N位的多状态格式存储数据的非易失性存储器的第二部分，其中，N是2或更大的整数。该方法包括:在所述控制器电路处从主机接收多个至少N页的数据；通过总线结构将多个页从所述控制器电路传输到所述存储器电路；在所述存储器电路的第一部分中的对应多个字线上写入多个页。将所述页的数据从存储器的第一部分写入到存储器的第二部分，其中，对于在第二部分中写入的每个字线，来自存储器的第一部分的N个对应字线的N页数据被写入到第二部分的单个字线。从存储器的第二部分读取写入的第一多页的数据和从存储器的第一部分读取写入的第一多页的数据。该方法在存储器电路上进行从存储器的第二部分读取的第一多页的数据和从第一部分读取的第一多页的数据的组合比较。基于该组合比较，该方法确定写入到第二部分中的第一多页数据是否包括可能被损坏的数据页。
[0020]在本发明的示例例子的以下描述中包括本发明的各种方面、优点、特征和实施例，该描述应该与附图结合。在此引用的所有专利、专利申请、文章、其他公开、文献和事物为了所有目的被全部引用附于此。置于在并入的公开、文档或事物的任一和本申请之间的术语的定义或使用中的任何不一致或冲突的程度，在本申请中的应该优先。
【专利附图】
【附图说明】
[0021]图1图示与体现本发明的特征的存储器器件通信的主机。
[0022]图2示意性地图示了非易失性存储器单元。
[0023]图3图示了存储器单元的NOR阵列的例子。
[0024]图4图示了被并行感测或编程的在例如NAND配置中组织的一页存储器单元。
[0025]图5A将图1所示的感测模块更详细地图示为包含跨过存储器单元的阵列的一堆P个感测模块。
[0026]图5B图示包括感测放大器的感测模块。
[0027]图6示意性地示出在可擦除块中组织的存储器阵列的例子。
[0028]图7图示具有每个单元处于两个可能状态之一的全体单元的二进制存储器。
[0029]图8图示具有每个单元处于八个可能状态之一的全体单元的多状态存储器。
[0030]图9示意性地图示包含ECC字段的数据页。
[0031]图1OA示出全体的百分比在各种范围的标准偏差σ的错误率的正态分布。
[0032]图1OB图示表格形式的图1OA的分布。
[0033]图11是列出闪存的主要错误源的表格。
[0034]图12是示出在示例存储器器件的寿命初期和末期该示例存储器器件的估计的总错误的表格。
[0035]图13是图示必须设计传统的ECC来校正最差情况的总错误Etot的表格。
[0036]图14A图示根据本发明的优选实施例的被划分为两个部分的存储器阵列。
[0037]图14B图示将数据页的第二复制本重写到图14A的存储器阵列的第一部分中。
[0038]图15是图示根据图14A和图14B中描述的实施例的写入后读取和适应性重写的处理的流程图。
[0039]图16A图示根据本发明的优选实施例的被划分为两个部分且第一部分进一步被提供有缓存部分和重写部分的存储器阵列。
[0040]图16B图示根据写入后读取的优选实施例的页比较技术。
[0041]图16C图示在写入后读取确定了在第二部分中的数据页中的过量错误之后向第
一部分的重写。
[0042]图17是图示根据图16A到图16C中描述的实施例的写入后读取和适应性重写的处理的流程图。[0043]图18图示被组织为擦除块的存储器。
[0044]图19是图示当存储器器件已经老化到由热计数确定的预定程度时被使能的错误管理的流程图。
[0045]图20A图示根据本发明的优选实施例的被划分为两个部分的存储器阵列。
[0046]图20B图示其中图20A的D3块未通过写入后读取测试的另一例子。
[0047]图20C图不其中图20B的新的D3块再次未通过与入后读取测试的另一例子。
[0048]图21是图示与增强的写入后读取错误管理相关的示例参数的表格。该表格优选地被保持在存储器中存储的文件系统配置文件中。
[0049]图22A是图示应用于具有Dl到D3折叠(folding)的存储器的EPWR错误管理的优选实施方式的流程图。
[0050]图22B更详细地图示增强的写入后读取的错误管理的取决于器件年龄的使能特征。
[0051]图22C更详细地图示增强的写入后读取错误管理的优选实施方式。
[0052]图23 (O)-23 (3)图示用优选的2位逻辑码(“LM”码)编码的4状态存储器的逻辑逐页编程。
[0053]图24A图示辨别用2位LM码编码的4状态存储器的较低位所需的读取操作。
[0054]图24B图示辨别用2位LM码编码的4状态存储器的较高位所需的读取操作。
[0055]图25(0)-25(4)图示用优选的3位逻辑码(“LM”码)编码的8状态存储器的编程。
[0056]图26A示意性地图示包含类似于图9所示的ECC字段的ECC页。
[0057]图26B图示构成数据页的多个ECC页。
[0058]图27是图示加速的PWR的一般实施例的流程图。
[0059]图28是图示图27所示的加速的PWR的优选实施例的流程图。
[0060]图29图示在已写入一个字线上的一组3位存储器单元之后为写入后读取所选择的样本。
[0061]图30例示向3位存储器分配数据状态。
[0062]图31是例示使用多页的组合验证的增强的写入后的读取的方面的示例流程。
[0063]图32示出对图30中示出的数据状态的顶部和底部页异或(XOR)的结果。
[0064]图33是其中以二进制格式写入的数据与以多状态格式写入的相同数据相比较的写入后验证处理的示意图。
[0065]图34-36是其中一个MLC页或多页与对应SLC页比较的EPWR的一些示例实施例的流程。
【具体实施方式】
[0066]存储器系统
[0067]图1图示与其中体现本发明的特征的存储器器件通信的主机。主机80通常发送要在存储器器件90处存储的数据，或通过读存储器器件90来取得数据。存储器器件90包括由控制器102管理的一个或多个存储器芯片100。该存储器芯片100包括存储器单元的存储器阵列200，每个单元能够被配置为用于存储多位数据的多级单元("MLC")。该存储器芯片还包括诸如感测模块480、数据锁存器430和I/O电路440的外围电路。芯片上控制电路110控制每个芯片的低级存储器操作。控制电路110是与外围电路合作以对存储器阵列200进行存储器操作的芯片上控制器。该控制电路110通常包括状态机112来提供存储器操作的芯片级控制。
[0068]在许多实施方式中，主机80经由控制器102与存储器芯片100通信和交互。该控制器102与存储器芯片协作，并控制和管理更高级的存储器操作。例如，在主机写入中，主机10发送要写到在从主机的操作系统的文件系统分配的逻辑扇区中的存储器阵列100的数据。在控制器中实现的存储器块管理系统阶段性存储(stage)这些扇区，并将它们映射并存储到存储器阵列的物理结构。
[0069]在2010年7月8日公布的美国专利申请
【发明者】E.沙伦, I.埃尔罗德 申请人:桑迪士克科技股份有限公司