一种同时提高读噪声容限和写裕度的新型12管sram单元电路的制作方法
【专利摘要】本发明公开了一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，该电路可以消除半选问题，同时解决读半选问题和写半选问题，不会带来稳定性问题，同时没有额外的功耗消耗，实验测得当列译码单元(CMUX)为4时，总数为128的阵列的读动态功耗和写动态功耗分别比传统6T单元下降81.3％和88.2％；同时，该电路大幅提高读噪声容限，使读噪声容限与保持状态噪声容限类似，达到了传统6T的读噪声容限的2.3倍；另外，该电路通过打断反相器反馈结构使得写裕度有所提高，达到了传统6T SRAM单元的1.41倍。
【专利说明】—种同时提高读噪声容限和写裕度的新型12管SRAM单元电路
【技术领域】
[0001]本发明涉及电路【技术领域】，尤其涉及一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路。
【背景技术】
[0002]高速和低功耗是如今SRAM(静态随机存储器)设计的焦点，在改善某一性能的同时可能影响另一性能使之恶化。随着工艺尺寸的不断缩减、电源电压的不断下降以及存储容量的增加，存储器的软错误率会变得越来越高，SRAM的可靠性和良率面临挑战。然而利用传统的纠错编码(ECC)只能解决单比特位的软错误，当工艺节点进入纳米级以后，多比特位软错误的发生概率会指数增加。为了解决这个问题，位交错的阵列结构得到广泛应用。然而位交错结构的使用会产生半选问题，这包括半选单元的稳定性破坏和半选单元的附加功耗两个问题。
[0003]发明人在进行发明创造的过程中发现，现有技术主要存在如下缺陷:
[0004]1)现有的广泛使用的6T SRAM单元结构如图1所示，是由两个交叉耦合的反相器(N1与P1、N2与P2)组成的锁存器和两个传输管(N3和N4)按照一定的规则组成的；其中N1?N4为NM0S管(N型金属-氧化物-半导体)，P1?P2为PM0S管(P型金属-氧化物-半导体)。在读或者写操作的过程中，字线WUWord-line)都被置为高电平，使得两个传输管N3和N4导通。这样，它们把内部的数据存储节点和位线BL和BLB (Bit-line和Bit-1 ine-bar)直接连在一起。在保持数据的状态，字线WL是无效的，这时传输管都是关断的，它们把内部的数据存储点和位线完全隔离，切断内部数据与外部数据的交换。在持续供电的条件下，功能完好的SRAM单元应该能够保证非破坏性的读操作，良好的写操作的能力以及稳定的数据保持能力。读操作时，两条位线BL和BLB被预充电到电源电压VDD，字线WL被置为高电平。这时，传输管N3和N4导通，把内部数据存储点Q和QB与预充电的两条位线直接连接在一起。当存储点Q存储的数据是“0”，而存储点QB存储的数据是“1”时，位线BLB的电压保持为高电平不变，但是存储点Q存储的电压为“0”，在位线BL和存储点Q之间存在电压差，因此就会有电流的产生，表现为位线BL通过由NM0S管N3和N1组成的路径进行放电。当位线BL的电压被放电到一定的值，且这个值能够被灵敏放大器稳定有效的察觉时，灵敏放大器开始工作，放大两条位线BL和BLB之间的电压差，把这个电压差转换为相应的标注CMOS电压值(0或VDD)，最后这个CMOS电压值被输出。写操作时，WL也被置为高电平，传输管N3和N4导通。假设存储点Q存储“0”，QB存储“ 1 ”，需要把数据“ 1”写人Q，把“0”写入QB。在这种情况下，写操作主要作用在存储点QB，因为非破坏性读操作的限制使得存储点Q的电压不能超过右边反相器的转换阈值，所以通过N3是不能把“1”写入Q的。但是，存储点QB可以通过N4的放电使其电压不断减少，从而把数据“0”写入到QB，完成有效的写操作。该方案的缺陷在于，半选单元由于字线WL高电平，传输管打开，此时半选单元处于伪读状态，此时的静态噪声容限与读噪声容限一样，比正常处于保持状态的静态噪声容限小；因此，半选单元的稳定性下降，存储节点易发生反转而破坏本来的存储信息；同时，处于伪读状态的半选单元，由于传输管打开，存“0”节点与位线之间存在电压差，会形成放电回路，从而产生额外的功耗损失；特别是当一个列译码器地址增大时，处于半选状态的单元增多，损失的功耗也会越多。
[0005]2)由Liang Wen等人发表在Microelectronics Journal的一篇文章中提出一种9T SRAM单元，如图2所示，由M0和Ml组成的局部反相器来解决6管中存在的半选问题，只有当字线信号WL和CBL同时作用才能使局部字线LWL有效完成写操作；同时，写操作时通过M2打断反相器反馈结构，使写裕度增强，另外通过读字线RWL控制M8完成单端读操作。该方案的缺陷在于，读操作或者写操作时均会打断同一列所有单元反相器反馈结构，这样会使同一列的处于保持状态的半选单元的稳定性下降；同时，在读操作时，RWL控制的同一行的半选单元如果在QB节点存储电平为‘0’，则位线会通过M8对QB放电，从而产生额外的功耗，另外单端读操作也会比双端读操作浪费更多功耗。
[0006]3)由 Ming-Hung Chang 等人发表在 IEEE Transact1ns on Circuits andSystems的一篇文章中提出的一种新型9T SRAM单元结构如图4所示。通过增加两条写字线WWL和WWLb，来解决半选问题。写操作时，在反相器对之间插入一个由一个NM0S管和一个PM0S管组成的传输门，来打断反相器对的锁存结构，提高写能力。读操作时，通过隔离存储节点和位线，增大读噪声容限。该方案的缺陷在于，读操作时，由WL控制的同一行的半选单元如果在存储节点Q存储电平为‘1’，则行半选单元处于伪读状态，从而位线通过MAR和MDR形成放电路径产生额外功耗。另外单端读操作也会比双端读操作浪费更多功耗。
【发明内容】
[0007]本发明的目的是提供一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，解决半选问题带来的额外功耗消耗和半选问题带来的稳定性破坏问题，同时提高读写性能。
[0008]本发明的目的是通过以下技术方案实现的:
[0009]一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，该电路包括:四个PM0S管P1?P4和八个NM0S管N1?N8 ;
[0010]其中，NM0S管N1和PM0S管P1组成一个反相器A1，该反相器A1输入端接字线WL，输出端接NM0S管N4的栅极，所述PM0S管P1的源极接片选CS，所述NM0S管N1的源极接地；
[0011 ] PM0S管P4和NM0S管N7组成并联结构，所述NM0S管N7的栅极接字线WL ；
[0012]NM0S管N2与PM0S管P2组成反相器A2，NM0S管N3与PM0S管P3组成反相器A3，其中，反相器A3的输出端直接连接到反相器A2的输入端，反相器A2的输出端通过PM0S管P4和NM0S管N7组成的并联结构连接到反相器3的输入端；反相器A2与A3在PM0S管P4或NM0S管N7开启的情况下形成交叉耦合；
[0013]所述PM0S管P4的源极和所述NM0S管N7的源极一起接到反相器A3的输入端，P4的漏极和N7的漏极一起接到反相器A2的输出端；
[0014]PM0S管P2与P3的源级与电源VDD连接，NM0S管N2与N3的源级接地；
[0015]所述反相器A3的输出端接NM0S管N5的栅极，所述NM0S管N5的源极与位线BLB相连；所述反相器A3的输入端接NMOS管N6的栅极，所述NMOS管N6的源极与位线BL相连；
[0016]所述NM0S管N4的源极接BL，漏极接所述反相器A3的输入端；
[0017]NM0S管N5与N6的漏极接NM0S管N8的源极，所述NM0S管N8漏极接读字线RWL，栅极接片选信号CS ；
[0018]进一步的，所述PM0S管P1?P4的衬底端与电源VDD相连，NM0S管N1?N8的衬底端接地。
[0019]由上述本发明提供的技术方案可以看出，本发明可以消除半选问题，同时解决读半选问题和写半选问题，不会带来稳定性问题，同时没有额外的功耗消耗，实验测得当列译码单元(CMUX)为4时，总数为128的阵列的读动态功耗和写动态功耗分别比传统6T单元下降81.3%和88.2%;同时，本发明大幅提高读噪声容限，使读噪声容限与保持状态噪声容限类似，达到了传统6T的读噪声容限的2.3倍；另外，本发明通过打断反相器反馈结构使得写裕度有所提高，达到了传统6T SRAM单元的1.41倍。
【专利附图】
【附图说明】
[0020]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
[0021]图1为本发明【背景技术】提供的现有的广泛使用的6T SRAM单元结构示意图；
[0022]图2为本发明【背景技术】提供的Liang Wen等人提出的9T SRAM单元结构示意图；
[0023]图3为本发明【背景技术】提供的Ming-Hung Chang等人提出的9T SRAM单元结构示意图；
[0024]图4为本发明实施例提供的一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路结构示意图；
[0025]图5为本发明实施例提供的本发明所提供的电路在各个操作模式下的各个信号的波形示意图；
[0026]图6为本发明实施例提供的传统6T和本发明12T结构在保持模式不同电源电压下静态噪声容限的示意图；
[0027]图7为本发明实施例提供的传统6T和本发明12T结构在不同电源电压下读静态噪声容限对比图的示意图；
[0028]图8为本发明实施例提供的传统6T和本发明12T结构在1.2V电源电压下瞬时读操作仿真的3000次蒙特卡罗结果的示意图；
[0029]图9为本发明实施例提供的传统6T和本发明12T结构在不同电源电压下写裕度对比图的示意图。
【具体实施方式】
[0030]下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
[0031]实施例
[0032]图4为本发明实施例提供的一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路结构示意图。如图4所示，该电路主要包括:
[0033]四个PM0S管P1?P4和八个NM0S管N1?N8 ;
[0034]其中，NM0S管N1和PM0S管P1组成一个反相器A1，该反相器A1输入端接字线WL，输出端接NM0S管N4的栅极，所述PM0S管P1的源极接片选CS，所述NM0S管N1的源极接地；
[0035]PM0S管P4和NM0S管N7组成并联结构，所述NM0S管N7的栅极接字线WL ；
[0036]NM0S管N2与PM0S管P2组成反相器A2，NM0S管N3与PM0S管P3组成反相器A3，其中，反相器A3的输出端直接连接到反相器A2的输入端，反相器A2的输出端通过PM0S管P4和NM0S管N7组成的并联结构连接到反相器3的输入端；反相器A2与A3在PM0S管P4或NM0S管N7开启的情况下形成交叉耦合；
[0037]所述PM0S管P4的源极和所述NM0S管N7的源极一起接到反相器A3的输入端，P4的漏极和N7的漏极一起接到反相器A2的输出端；
[0038]PM0S管P2与P3的源级与电源VDD连接，NM0S管N2与N3的源级接地；
[0039]所述反相器A3的输出端接NM0S管N5的栅极，所述NM0S管N5的源极与位线BLB相连；所述反相器A3的输入端接NM0S管N6的栅极，所述NM0S管N6的源极与位线BL相连；
[0040]所述NM0S管N4的源极接BL，漏极接所述反相器A3的输入端；
[0041 ] NM0S管N5与N6的漏极接NM0S管N8的源极，所述NM0S管N8漏极接读字线RWL，栅极接片选信号CS ；
[0042]进一步的，所述PM0S管P1?P4的衬底端与电源VDD相连，NM0S管N1?N8的衬底端接地。
[0043]以上为本发明所提供电路的主要结构，下面针对其具体工作原理进行介绍。
[0044]本发明的所提供的电路在各个操作模式下的各个信号的波形如图5所示。其中，纵向数字表示电平(电压)大小，初始状态的存储节点Q存低电平‘0’，QB存高电平‘1’，WL、RWL、BL和BLB为高电平，CS为低电平。当对Q写‘1’操作时，WL变为低电平，CS变为高电平，RWL、BL和BLB信号不变，此时Q由原来的低电平‘0’变为高电平‘1’，QB由原来的高电平‘1’变为低电平‘0’。接下来对Q读‘1’操作时，RWL为低电平，WL、CS、BL和BLB为高电平，此时，Q和QB状态保持不变。当对Q写‘0’操作时，WL和BL为低电平，RWL、CS和BLB为高电平，此时，Q由原来的高电平‘1’变为低电平‘0’，QB由原来的低电平‘0’变为高电平‘1’。对Q点读‘0’操作时，WL、CS、BL和BLB为高电平，RWL为低电平，此时Q和QB均保持不变。保持状态时，WL、RWL、BL和BLB为高电平，CS为低电平，Q和QB状态保持不变。
[0045]1、保持模式
[0046]在保持状态下，字线WL为高电平，NM0S管N7导通，片选信号CS为低电平，此时局部位线信号为低电平，PM0S管P4导通，反相器A2与反相器A3组成的反相器组和传统6T结构一样可以实现锁存结构，所以二者读静态噪声容限(HSNM)相似。同时由于片选信号CS为低电平，NMOS管N8截止，位线不会产生额外的通路而增加静态功耗。图6是传统6T和本发明12T结构在不同电源电压下保持状态的静态噪声容限对比图，可以看出二者基本上是重合的。
[0047]2、读操作
[0048]读操作时WL，CS为高电平RWL为低电平，此时存“ 1 ”的节点QB使传输管NM0S管N5导通，这样位线BLB与RWL形成放电路径，从而与BL产生电位差。读操作时位线与存储节点隔离，这样使得读噪声容限和传统6T保持状态的噪声容限相当，可以看出，这种结构可以很好的消除6T结构中存“0”节点电压被抬高问题，使得读稳定性得到大幅提高。图7是传统6T和本发明12T结构在不同电源电压下读静态噪声容限对比图，其中，上方曲线为本发明12T结构在不同电源电压下读静态噪声容限，下方曲线为传统6T结构在不同电源电压下读静态噪声容限，可以看出读噪声容限得到很大的改善。图8是在1.2V电源电压下瞬时读操作仿真的3000次蒙特卡罗结果，其中，左侧为传统6T结构的结果，右侧为本发明12T结构的结果，可以看出本发明抗工艺变化的能力增强。
[0049]3、写操作
[0050]对存储节点Q写“1”操作时，WL为低电平，CS和RWL为高电平，此时PM0S管P4截止，反相器A2和反相器A3之间的锁存结构被破坏，直接对反相器A3进行写操作，BL对反相器A3输入端直接充电，使其电位升高，进而使N3导通，使QB与地形成放电通路从而达到“0”，从而使PM0S管P2导通NM0S管N2截止，使Q点为“1”。写“0”操作时情况类似。图9是传统6T和本发明12T结构在不同电源电压下写裕度对比图，其中，上方曲线为本发明12T结构在不同电源电压下写裕度，下方曲线为传统6T结构在不同电源电压下写裕度，可以看出写裕度得到很大的改善。
[0051]以上所述，仅为本发明较佳的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本【技术领域】的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
【权利要求】
1.一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，其特征在于，该电路包括:四个PMOS管Pl?P4和八个NMOS管NI?N8 ; 其中，NMOS管NI和PMOS管Pl组成一个反相器Al，该反相器Al输入端接字线WL，输出端接NMOS管N4的栅极，所述PMOS管Pl的源极接片选CS，所述NMOS管NI的源极接地；PMOS管P4和NMOS管N7组成并联结构，所述NMOS管N7的栅极接字线WL ； NMOS管N2与PMOS管P2组成反相器A2，NMOS管N3与PMOS管P3组成反相器A3，其中，反相器A3的输出端直接连接到反相器A2的输入端，反相器A2的输出端通过PMOS管P4和NMOS管N7组成的并联结构连接到反相器3的输入端；反相器A2与A3在PMOS管P4或NMOS管N7开启的情况下形成交叉耦合； 所述PMOS管P4的源极和所述NMOS管N7的源极一起接到反相器A3的输入端，P4的漏极和N7的漏极一起接到反相器A2的输出端； PMOS管P2与P3的源级与电源VDD连接，NMOS管N2与N3的源级接地； 所述反相器A3的输出端接NMOS管N5的栅极，所述NMOS管N5的源极与位线BLB相连；所述反相器A3的输入端接NMOS管N6的栅极，所述NMOS管N6的源极与位线BL相连；所述NMOS管N4的源极接BL，漏极接所述反相器A3的输入端； NMOS管N5与N6的漏极接NMOS管N8的源极，所述NMOS管N8漏极接读字线RWL，栅极接片选信号CS。
2.根据权利要求1所述的电路，其特征在于，所述PMOS管Pl?P4的衬底端与电源VDD相连，NMOS管NI?N8的衬底端接地。
【文档编号】G11C11/419GK104299644SQ201410577373
【公开日】2015年1月21日 申请日期:2014年10月24日 优先权日:2014年10月24日
【发明者】李正平, 闫锦龙, 卢文娟, 陶有武, 彭春雨, 谭守标, 陈军宁, 周永亮 申请人:安徽大学