基于标准工艺的低功耗低擦写电压的非易失性存储器的制造方法
【专利摘要】本发明公开了一种基于标准工艺的低功耗低擦写电压的非易失性存储器，它的编程和擦除操作均利用FN隧穿效应完成，解决功耗高的问题，缩小了面积，包括多个存储单元，每个存储单元由模块A和模块B组成，模块A由第一增压管AM1、第二增压管AM2、第一充电管AM3、第二充电管AM4四个晶体管构成。模块B由控制管BM1、隧穿管BM2、第一读取管BM3、第二读取管BM4、第一选择管BM5和第二选择管BM6构成。所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，该存储单元与标准CMOS工艺兼容；本发明降低应用成本，减少技术开发周期，读取速度比较快，可靠性高。
【专利说明】基于标准工艺的低功耗低擦写电压的非易失性存储器
【技术领域】
[0001] 本发明属于微电子【技术领域】，涉及半导体集成电路的存储技术，具体涉及一种基 于标准工艺的低功耗低擦写电压的非易失性存储器。
【背景技术】
[0002] 许多的集成电子器件需要一定量的非易失性存储器。通常非易失性的存储器用作 芯片外部的独立存储体或者用作标签芯片中的存储体，主要是在芯片中在没有电源供电的 情况下长时间存储一些控制程序、处理指令或者物品的相关信息等等。
[0003] 目前几种通常使用的非挥发性存储器主要有可擦除可编程只读存储器EPROM、 电可擦除可编程只读存储器EEPR0M和快闪存储器FlashMemory。另外还有铁电存储器 FeRAM、磁性随机存储器MRAM和相变存储器0UM等近年来出现的新型的非易失性存储器，其 研究都已经取得了可喜的进展。但是它们都不能与标准CMOS工艺兼容，通常所需的特殊工 艺会增加更多的加工步骤和掩膜数量，造成成本的大幅增加，尤其所使用的非易失性存储 器的容量不是太大时，比如使用在无源射频识别标签芯片中，成本本身就是一个很关键的 限制因素。研究低成本、低功耗、高可靠性的非易失性存储器势在必行。
[0004] 为了解决上面论述的几个问题，也有较多的方案提出了一种基于标准工艺的低功 耗低擦写电压的非易失性存储器结构，避免了生产过程中附加的步骤和掩膜层数的增加， 且与在CMOS工艺流程下实现的芯片的集成更加方便。但是它们采用的编程、擦除的原理多 集中在热电子注入效应和FN(FN，Fowler-Nordheim)隧穿效应。但是应用热电子注入效应 需要有相当高的电流，能耗太大，而FN隧穿效应则需要较高的电压、较大的面积，这些因素 都会影响非易失性存储器的推广应用。
【发明内容】
[0005] 本发明的目的是提供一种基于标准工艺的低功耗低擦写电压的非易失性存储器 来解决上述已有技术存在的不足，它的编程和擦除操作均利用FN隧穿效应完成，解决功耗 高的问题；使用伪差分的存储单元结构，输出差分信号，可靠性高，并且有助于配合使用差 分结构的灵敏放大器，提高读取速度；编程和擦除过程只需要较低的电压（约为正常使用 高压的一半）即可实现，因此可以简化高压产生电路。
[0006] 本发明提供的技术方案如下：
[0007] -种基于标准工艺的低功耗低擦写电压的非易失性存储器，包括多个存储单元， 每个存储单元由模块A和模块B组成。
[0008] 模块A由第一增压管AM1、第二增压管AM2、第一充电管AM3、第二充电管AM4四个 晶体管构成。其中第一增压管AM1和第二增压管AM2是被连接成的电容形式的器件，第一 增压管的源极A04、漏极A05与第四N阱NW4相连构成第三端口P3 ;第二增压管AM2的源极 A10、漏极Al1与第五N阱NW5相连构成第六端口P6 ;第一充电管AM3的源极A02与第一增 压管的栅极A06相连构成端口AL1，其栅极A03引出作为第二端口P2,其漏极A01引出作为 第一端口PI;第二充电管AM4的源极AOS与第二增压管的栅极A12相连构成端口AL2,其栅 极A09引出作为第五端口P5,其漏极A07引出作为第四端口P4。
[0009] 模块A中第一增压管AM1驻留在第四N阱NW4中，第二增压管AM2驻留在第五N 阱中，第一充电管AM3与第二充电管AM4驻留在第一P阱PW1中，其中第一P阱PW1与地线 GND相连。
[0010] 模块B由控制管BM1、隧穿管BM2、第一读取管BM3、第二读取管BM4、第一选择管 BM5和第二选择管BM6构成。其中控制管BM1与隧穿管BM2与模块A中的第一增压管AM1、 第二增压管AM2类似，被连接成电容形式的器件。控制管BM1的源极B02、漏极B01、第一 N阱NW1相连构成端口BL1 ;隧穿管BM2的源极B04、漏极B05、第二N阱NW2相连构成端口 BL2 ;第一读取管BM3的源极B07与其所在的第三N阱NW3和第二读取管BM4的漏极B10相 连后引出作为第七端口P7 ;控制管BM1、隧穿管BM2、第一读取管BM3、第二读取管BM4的栅 极B03、栅极B06、栅极B09、栅极B12互连构成封闭的浮栅FG;第一选择管BM5的漏极B13 与第一读取管BM3的漏极B08相连接，第二读取管BM4的源极与第二选择管BM6的漏极B16 相连接，第一选择管BM5的栅极B15与第二选择管的栅极B18相连引出作为第八端口P8,第 一选择管BM5的源极B14引出作为输出端口D01，第二选择管BM6的源极B17引出作为输出 端口D00。端口BL1与端口AL1连接，端口BL2与端口AL2连接；模块A的作用是实现自增 压，利用中压（5V左右）产生高压（10V左右）；模块B的作用是实现数据的存储、读写。
[0011] 模块B中的控制管BM1驻留在第一N阱NW1中，隧穿管BM2驻留在第二N阱NW2 中，第一读取管BM3驻留在第三N阱NW3中，第二读取管BM4、第一选择管BM5和第二选择管 BM6共同驻留在第一P阱PW1中。
[0012] 所述存储单元结构中的控制管BM1的栅极面积大于隧穿管BM2、第一读取管BM3和 第二读取管BM4的栅极面积。第一增压管AM1、第二增压管AM2的栅极面积约为控制管BM1 的栅极面积的一半。
[0013] 所述存储单元结构中的第一增压管AM1、第二增压管AM2、控制管BM1、隧穿管BM2、 第一读取管BM3均为PM0S晶体管。第一充电管AM3、第二充电管AM4、第二读取管BM4、第一 选择管BM5和第二选择管BM6均为NM0S晶体管。
[0014] 所述的第一N阱NW1、第二N阱NW2、第三N阱NW3、第四N阱NW4、第五N阱NW5之 间由浅沟槽区域隔离，所述的P阱为目前常用的双阱工艺中采用倒掺杂技术来优化晶体 管的电学特性的P阱，一般需要高能量、大剂量的注入，深入外延层大概一微米左右，具体 的数据要根据相关的工艺来确定。
[0015] 所述存储单元结构中的第一增压管AM1、第二增压管AM2、控制管BM1、隧穿管BM2、 第一读取管、第一充电管AM3、第二充电管AM4、第二读取管BM4、第一选择管BM5和第二选择 管BM6的栅氧化层厚度均相同。
[0016] 所述存储单元结构中的第一增压管AM1、第二增压管AM2、控制管BM1、隧穿管BM2、 第一读取管、第一充电管AM3、第二充电管AM4、第二读取管BM4、第一选择管BM5和第二选择 管BM6均为单层多晶硅栅结构。
[0017] 所述存储单元中的端口BL1、读取端口P7、端口BL2由于电容的耦合作用，将耦合 之后的电势叠加形成浮栅FG上的电势。
[0018] 所述存储单元的所有晶体管均驻留在同一的硅衬底SUB上。
[0019] 所述的存储单元引出的第一端口P1、第二端口P2、第三端口P3、第四端口P4、第五 端口P5、第六端口P6、第七端口P7、第八端口P8在进行不同的操作时施加不同的电压组合。
[0020] 采用本发明取得的技术效果：
[0021] (1)本发明是基于现有的标准CMOS工艺提出的，因此在芯片的设计应用中不需要 额外添加掩膜和工艺步骤，极大的降低应用成本，并且减少技术开发周期，缩短芯片的上市 时间，极其适用于成本控制比较严格的场合。（2)本发明是一种伪差分结构，输出差分的电 流信号，可靠性高（3)本发明结构的编程和擦除操作均采用FN隧穿效应，避免了采用热电 子注入效应导致的功耗过高的缺点。（4)本发明中浮栅为N型掺杂，极大的提高了隧穿的效 果。可以缩短擦写周期，还可以一定程度的降低编程和擦除时的高电压。（5)本发明在擦写 时需要外界提供的擦写电压较低，能够有效简化高压产生电路。（6)本发明结构在擦写时第 七端口P7不会被偏置高电压，擦写的高电压仅会存在与N阱与P衬底之间形成的PN结上， 因此本存储单元结构可耐高压，不易被击穿。（7)本发明提出了一种带有源漏注入的新型N 阱电容结构，此结构电容在偏置高压的情况下可以迅速的达到稳定，有利于提高擦写速度。
【专利附图】
【附图说明】
[0022] 图1是本发明提出的单个存储单元的结构图；
[0023] 图2是本发明中控制管BM1、隧穿管BM2、第一增压管AM1、第二增压管AM2为M0S 电容结构的器件截面示意图和俯视示意图；
[0024] 图3是本发明中控制管BM1、隧穿管BM2、第一增压管AM1、第二增压管AM2为N阱 电容结构的器件截面示意图和俯视示意图；
[0025] 图4是本发明中控制管BM1、隧穿管BM2、第一增压管AM1、第二增压管AM2为带有 源漏注入的N阱电容结构的器件截面示意图和俯视示意图；
[0026] 图5是本发明中第一读取管BM3栅极为N型掺杂的俯视图；
[0027] 图6是本发明的整体结构示意图。
【具体实施方式】
[0028] 以下将参考附图详细描述本发明实施例的基于标准工艺的低功耗低擦写电压的 非易失性存储器。
[0029] 参照图6,本发明由完全相同的存储单元组成，本实施例的存储单元为16个，即存 储器容量为16比特，但是并不限于16比特，实际的存储容量可以根据需求增加，并且可以 利用块存储阵列来增加存储容量。从图6中可以看出，每一行中，所有存储单元的第一端口 P1互相连接在一起；所有的第二端口P2连接在一起；所有的第三端口P3连接在一起；所有 的第八端口P8连接在一起。每一列中，所有的第四端口P4连接在一起；所有的第五端口 P5连接在一起；所有的第六端口P6连接在一起；所有的第七端口P7连接在一起。所有的 输出端口D01与相应的位线BL11相连；所有的输出端口D00与相应的位线BL00相连。这 样就构成了整个存储器的结构。
[0030] 参照图1，每个存储单元由模块A和模块B组成。模块A实现自增压，利用中压（5V 左右）产生高压（10V左右）；模块B实现数据的存储、读写。
[0031] 所述存储单元结构中的控制管BM1的栅极面积大于隧穿管BM2、第一读取管BM3和 第二读取管BM4的栅极面积。第一增压管AMI、第二增压管AM2的栅极面积约为控制管BM1 的栅极面积的一半。
[0032] 存储单元结构中的浮栅FG为N型杂质掺杂。
[0033] 存储单元结构中的控制管BM1、隧穿管BM2、第一增压管AM1和第二增压管AM2均 可以有三种类型：
[0034] 类型一：如图2所示，为标准的PM0S晶体管的源极、漏极和阱三端互连构成的M0S 电容结构，图中源极、漏极和N阱接触连接成端口A，栅极作为另外一个端口B，这种结构需 要单独的做出N阱接触并需要相应的接触孔和金属连线；类型二：如图3所示为N阱电容结 构，图中N阱接触作为端口C，栅极作为另外一个端口D，这种结构可以免去类型一中的接触 孔和金属连线，占用的面积更小；类型三：如图4所示的带有源漏注入的N阱电容结构，图 中N阱接触与源漏注入用金属连接在一起作为端口F，栅极作为另外一个端口E，这种结构 由于在多晶硅栅极周围设有源漏注入，所以在硅衬底中具有足够的电子和空穴供栅氧层电 容使用，可以在偏置电压的情况下迅速形成稳定状态，从而能够提高擦写速度。
[0035] 如图5所示，第一读取管BM3的栅极掺杂，其中的关键参数d的尺寸根据工艺的要 求确定，参数d的作用主要是为了满足源、漏掺杂过程中的自对准工艺要求；N_well指代N 阱区域;Active指代有源区；SD_D0P指代源漏注入；Contact指代接触孔；N+_D0P指代栅极 进行第一类掺杂类型的区域；Poly指代多晶硅区域。
[0036] 所述存储单元的所有晶体管均驻留在相同的硅衬底SUB上。
[0037] 两个选择管BM5和BM6是在读取存储单元中信息的状态时工作的。
[0038] 在读取状态时，读取端口会接到电源电压，由于第一读取管BM3为PM0S晶体管、第 二读取管BM4为NM0S晶体管，他们共用浮栅，浮栅上因含有电子的多少而具有或低或高的 电位，使第一读取管BM3、第二读取管BM4总是只有一个晶体管会被开启，另外一个处于关 闭状态，因此他们会输出差别较大的电流信号。第一选择管BM5和第二选择管BM6在第八 端口P8的控制下决定两个差分信号是否传输到位线BL1UBL00上去。
[0039] 在写入状态时，不需要将数据传输到位线，因此将在第八端口P8偏置低电压使第 一选择管BM5和第二选择管BM6处于关闭状态，防止位线电压的干扰。
[0040] 表1中列出了本发明所述的存储单元在写"0"、写"1"和读取操作时各个端口偏置 电压情况。其中，P1为第一端口，P2为第二端口，P3为第三端口，P4为第四端口，P5为第 五端口，P6为第六端口，P7为第七端口，P8为第八端口，VDD为电路工作的电源电压，其大小 由设计者在设计芯片时根据所采用的工艺库要求选择，本实施例中的电源电压VDD = 1. 5V; VeND为电路工作的地电压〇V;VMID为中压，本实施例中的中压VMID = 6V;VBQQST为擦除和编程 时在第三端口P3、第六端口P6需要的周期性方波电压，峰值与中压VMID相同；V。为擦除和 编程时第二端口P2、第五端口P5需要的高于VDD的周期性方波电压，峰值与中压VMID相同， 但是V。的相位与V_ST相反，即当V。为峰值电压时VBTOST为0V，当V_ST为峰值电压时，V。为 0V;为了区别V_ST与V。，将V。称为正周期性方波电压，V_ST称为负周期性方波电压。本发 明中规定：电子隧穿进入浮栅代表写入数据" 1"，电子隧穿离开浮栅代表写入数据"0"。
[0041] 表1存储单元操作电压
[0042]
【权利要求】
1. 一种基于标准工艺的低功耗低擦写电压的非易失性存储器，包括多个存储单元，每 个存储单元由模块A和模块B组成， 模块A由第一增压管AM1、第二增压管AM2、第一充电管AM3、第二充电管AM4四个晶体 管构成；其中，第一增压管AM1和第二增压管AM2是被连接成的电容形式的器件，第一增压 管的源极A04、漏极A05与第四N阱NW4相连构成第三端口 P3 ;第二增压管AM2的源极A10、 漏极All与第五N阱NW5相连构成第六端口 P6 ;第一充电管AM3的源极A02与第一增压管 的栅极A06相连构成端口 AL1，其栅极A03引出作为第二端口 P2,其漏极A01引出作为第一 端口 P1 ;第二充电管AM4的源极A08与第二增压管的栅极A12相连构成端口 AL2,其栅极 A09引出作为第五端口 P5,其漏极A07引出作为第四端口 P4 ; 模块B由控制管BM1、隧穿管BM2、第一读取管BM3、第二读取管BM4、第一选择管BM5和 第二选择管BM6构成；其中，控制管BM1与隧穿管BM2与模块A中的第一增压管AM1、第二增 压管AM2类似，被连接成电容形式的器件；控制管BM1的源极B02、漏极B01、第一 N阱NW1 相连构成端口 BL1 ;隧穿管BM2的源极B04、漏极B05、第二N阱NW2相连构成端口 BL2 ;第一 读取管BM3的源极B07与其所在的第三N阱NW3和第二读取管BM4的漏极B10相连后引出 作为第七端口 P7 ;控制管BM1、隧穿管BM2、第一读取管BM3、第二读取管BM4的栅极B03、栅 极B06、栅极B09、栅极B12互连构成封闭的浮栅FG ;第一选择管BM5的漏极B13与第一读 取管BM3的漏极B08相连接，第二读取管BM4的源极与第二选择管BM6的漏极B16相连接， 第一选择管BM5的栅极B15与第二选择管的栅极B18相连引出作为第八端口 P8,第一选择 管BM5的源极B14引出作为输出端口 D01，第二选择管BM6的源极B17引出作为输出端口 D00 ;端口 BL1与端口 AL1连接，端口 BL2与端口 AL2连接。
2. 如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征 在于：所述存储单元结构中的控制管BM1的栅极面积大于隧穿管BM2、第一读取管BM3和第 二读取管BM4的栅极面积，第一增压管AM1、第二增压管AM2的栅极面积为控制管BM1的栅 极面积的一半。
3. 如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征 在于：所述存储单元结构中的第一增压管AM1、第二增压管AM2、控制管BM1、隧穿管BM2、第 一读取管BM3均为PMOS晶体管；第一充电管AM3、第二充电管AM4、第二读取管BM4、第一选 择管BM5和第二选择管BM6均为NMOS晶体管。
4. 如权利要求3所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征 在于：所述存储单元结构中的模块A中第一增压管AM1驻留在第四N阱NW4中，第二增压管 AM2驻留在第五N阱中，第一充电管AM3与第二充电管AM4驻留在第一 P阱PW1中，其中， 第一 P阱PW1与地线GND相连；模块B中的控制管BM1驻留在第一 N阱NW1中，隧穿管BM2 驻留在第二N阱NW2中，第一读取管BM3驻留在第三N阱NW3中，第二读取管BM4、第一选择 管BM5和第二选择管BM6共同驻留在第一 P阱PW1中。
5. 如权利要求4所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征 在于：所述存储单元结构中的第一增压管AM1、第二增压管AM2、控制管BM1、隧穿管BM2、第 一读取管、第一充电管AM3、第二充电管AM4、第二读取管BM4、第一选择管BM5和第二选择管 BM6的栅氧化层厚度均相同。
6. 如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征 在于：所述存储单元结构中的第一增压管AMI、第二增压管AM2、控制管BM1、隧穿管BM2、第 一读取管、第一充电管AM3、第二充电管AM4、第二读取管BM4、第一选择管BM5和第二选择管 BM6均为单层多晶硅栅结构。
7. 如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征 在于：所述存储单元中的端口 BL1、读取端口 P7、端口 BL2由于电容的耦合作用，将耦合之后 的电势叠加形成浮栅FG上的电势。
8. 如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征 在于：所述存储单元结构中的控制管BM1、隧穿管BM2、第一增压管AM1和第二增压管AM2采 用带有源漏注入的N阱电容结构。
9. 如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征 在于：所述的存储单元引出的第一端口 P1、第二端口 P2、第三端口 P3、第四端口 P4、第五端 口 P5、第六端口 P6、第七端口 P7、第八端口 P8在进行不同的操作时施加不同的电压组合。
【文档编号】G11C16/10GK104392747SQ201410577656
【公开日】2015年3月4日 申请日期:2014年10月24日 优先权日:2014年10月24日
【发明者】李建成, 李文晓, 李聪, 尚靖, 王震, 吴建飞, 王宏义, 谷晓忱, 李松亭 申请人:中国人民解放军国防科学技术大学