本技术涉及存储阵列。更具体地，本技术涉及包括一个或多个相关电子开关的存储阵列。此外，这些技术涉及结合这种相关电子开关的电路和设备及其操作和制造方法。
背景技术：
：非易失性存储器是一类存储器，其中存储器单元或元件在供给元件的电力被移除后不失去其存储器状态，并且包括电可擦除可编程只读存储器(EEPROM)、闪存、铁电RAM(FeRAM)、磁性RAM(MRAM)，这里只列出这几个。在闪存中，与EEPROM相比，保持随机存取(擦除/写入单个位)的能力牺牲了速度和更高的位密度。闪存仍然是一种非易失性存储器的选择。尽管如此，一般认识到闪存技术在40纳米(nm)以下可能无法轻松扩展。所考虑的用于替换闪存或与之并行使用的技术包括了基于电阻的存储器，所述基于电阻的存储器基于表现出与材料的相(phase)变化相关的电阻变化(由晶体结构中原子的长程排序确定)的某些材料。在被称为相变存储器(PCM/PCRAM)的这种基于电阻的存储器的一种类型中，当存储器元件的材料短暂熔化然后冷却至导电晶态或绝缘非晶态时，电阻发生变化。但是，基于电阻的存储器没有被证明是商业上有用的，因为它们在导电状态和绝缘状态之间的转变取决于物理结构现象，例如，在达600℃的温度下熔化并返回到固态的过程中，由此该过程不能被充分控制以用作可靠的存储器，因此不适用于许多应用。另一种基于电阻的存储器包括由响应初始高“成型”电压和电流以激活可变电阻功能的材料构成的存储器元件。例如，电阻性RAM(ReRAM)或导电桥RAM(CBRAM)的操作可以高度取决于温度，使得ReRAM/CBRAM中的电阻性开关机制也可以高度取决于温度。某些类型的ReRAM还可表现出不稳定的质量。另外，ReRAM/CBRAM中的电阻开关在多个存储器周期上倾向于疲劳。因此，仍然需要改进的非易失性存储器。技术实现要素：根据第一技术，提供了一种包括存储阵列的设备，所述存储阵列包括第一信号线和第二信号线、与第一信号线和第二信号线电通信的至少一个相关电子开关，以及用于用至少一个编程信号驱动所述相关电子开关的控制电路系统。根据第二技术，提供了一种制造具有相关电子开关的存储阵列的方法，所述方法包括：在衬底上选择性地沉积第一导电材料以形成第一信号线；在第一信号线上形成相关电子开关；在所述相关电子开关顶上选择性地沉积第二导电材料以形成第二信号线，其中所述相关电子开关被提供为与第一信号线和第二信号线电通信。根据第三技术，提供了一种存储阵列，包括：第一信号线；第二信号线，与第一信号线成角度地布置，以与第一信号线形成交叉点；多个相关电子开关，在交叉点处提供，其中所述相关电子开关包括相关电子材料，其中相关电子材料包括开关区域(switchingregion)，以及其中所述多个相关电子开关中的目标相关电子开关的存储器状态能够通过来自控制电路的编程信号经由第一信号线和第二信号线中的一个或两者来控制或检测。根据第四种技术，提供了一种用于存储器阵列中的读取目标存储器单元的读取电路，所述读取电路包括与所述读取目标存储器单元呈电阻器梯形配置的相关电子开关元件，其中所述电阻器梯形配置被配置为生成指示所述读取目标存储器单元的存储器状态的第一输出值。附图说明现在将参考附图来描述实施例，其中：图1a示出了用于相关电子开关(CES,correlatedelectronswitch)元件的电流密度与电压的曲线图；图1b是用于相关电子开关元件的示例等效电路；图2是示出根据一些实施例的具有包括相关电子开关的交叉点存储器阵列的设备的示意图；图3是示出根据一些实施例的用于图2的设备的控制电路系统的示意图；图4是示出根据一些实施例的用于图2的设备的控制电路系统的示意图；图5是示出根据实施例的用于图2的交叉点存储器阵列的多个相关电子开关的示例等效电路的示意图；图6是示出根据实施例的图2的交叉点存储器阵列的示意图；图7是示出根据实施例的图2的交叉点存储器阵列的多个相关电子开关的示例等效电路的示意图；图8是示出根据另一个实施例的图4的控制电路系统的部件的示意图；图9是示出根据另一个实施例的图2的交叉点存储器阵列的示意图；图10是示出根据另一个实施例的图2的交叉点存储器阵列的示意图；图11是更详细地示出图2的交叉点存储器的示意图；以及图12图示了根据一些实施例的用于形成图11的交叉点存储器阵列的流程图。具体实施方式广义地说，本技术的实施例提供存储阵列和用于最小化存储阵列的非目标存储器元件中的寄生潜在(sneak)路径的控制电路系统。存储阵列可以包括存储器阵列，而存储器阵列中的存储元件或单元可以是非易失性存储器(NVM)元件，诸如包括相关电子材料(CEM)的相关电子开关(CES)。CES既可以用作非易失性存储器，也可以用作感测目标CES元件的状态的控制电路系统的一部分。如下面更详细解释的，CES元件包括可以至少部分地基于材料(的至少一部分)在导电状态和绝缘状态之间的转变在预定可检测存储器状态之间转变的材料。CES元件是可编程的，使得它可以按非易失性方式存储配置，并使用其阻抗状态来使能连接性。术语“相关电子开关”在本文中与“CES”、“CES元件”、“CES设备”、“相关电子随机存取存储器”、“CeRAM”和“CeRAM设备”可互换使用。CES是一种特定类型的开关，(全部或部分)由CEM形成。一般而言，CES可以表现出由电子相关性(correlation)而不是固态结构相变引起的突然的导电或绝缘状态转变。(如上所述，固态结构相变的示例包括相变存储器(PCM)设备中的晶体/非晶体或电阻性RAM设备中的细丝形成和导电)。与熔化/固化或细丝形成相对比，CES中的突然的导体/绝缘体转变可以响应于量子力学现象。CES在绝缘状态与导电状态之间的量子力学转变可以在Mott转变方面理解。在Mott转变中，如果Mott转变条件发生，那么材料可以从绝缘状态切换到导电状态。当达到临界载流子浓度使得满足Mott标准时，Mott转变将发生并且状态将从高电阻(或电容)变为低电阻(或电容)。CES元件的“状态”或“存储器状态”可以取决于CES元件的阻抗状态或导电状态。在这个上下文中，“状态”或“存储器状态”意味着存储器设备的可检测状态，其指示值、符号、参数或条件，仅仅是提供了一些示例。在一个具体的实现中，如下所述，存储器设备的存储器状态可以至少部分地基于在读取操作中在存储器设备的端子上检测到的信号来检测。在另一个具体的实现中，如下所述，通过在“写入操作”中跨存储器设备的端子施加一个或多个信号，可以将存储器设备置于特定的存储器状态以表示或存储特定的值、符号或参数。在具体的实现中，CES元件可以包括夹在导电端子之间的CEM材料。通过在端子之间施加特定的电压和电流，CEM材料可以在上面提到的导电状态与绝缘状态之间转变。如在下面的具体示例实现中所讨论的，夹在导电端子之间的CES元件的CEM材料可以通过跨端子施加具有在电流密度Jreset下的电流Ireset和电压Vreset的第一编程信号而被置于绝缘状态，或者通过跨端子施加具有在电流密度Jset下的电流Iset和电压Vset的第二编程信号而被置于导电状态。附加地或可替代地，CES元件可以作为交叉点存储器阵列中的存储器单元被提供，由此CES元件可以包括在半导体上形成的金属/CEM/金属(M/CEM/M)堆叠。例如，这种M/CEM/M堆叠可以在二极管上形成。在示例实现中，这种二极管可以选自包括结型二极管和肖特基二极管的组。在这个上下文中，应当理解的是，“金属”是指导体，即，像金属一样起作用的任何材料，包括例如多晶硅或掺杂半导体。图1a示出了用于CES元件的电流密度与端子两端的电压(未示出)的曲线图。至少部分地基于施加到CES元件的端子的电压(例如，在写入操作中)，可以将CES置于导电状态或绝缘状态。例如，电压Vset和电流密度Jset的施加可以将CES元件置于导电存储器状态，并且电压Vreset和电流密度Jreset的施加可以将CES元件置于绝缘存储器状态。在将CES置于绝缘状态或导电状态之后，CES元件的具体状态可以通过施加电压Vread(例如，在读取操作中)并检测例如端子处的电流或电流密度或者跨CES元件的端子的偏压来检测。需要控制CES元件的电流和电压两者以便切换CES元件状态。例如，如果CES元件处于导电状态，并且在CES元件上施加将设备置于绝缘存储器状态所需的电压Vreset，那么CES元件将不会切换到绝缘状态直到电流密度也处于所需的值Jreset。这意味着，当使用CES元件从存储器读取/写入时，可以防止非预期的重写，因为即使向CES元件施加足够的电压，也只有在还施加所需的电流密度时才会发生存储器状态改变。图1a的CES元件的CEM可以包括任何过渡金属氧化物(TMO)，诸如例如钙钛矿、Mott绝缘体，电荷交换绝缘体和Anderson无序绝缘体。在具体的实现中，CES元件可以从诸如氧化镍、氧化钴、氧化铁、氧化钇之类的开关(switching)材料和诸如Cr掺杂的钛酸锶、钛酸镧之类的钙钛矿以及包括praesydium锰酸钙和praesydium锰酸镧的锰酸盐族(这仅仅是举几个示例)形成。具体而言，包含具有不完全d和f轨道壳的元素的氧化物可以表现出足够的电阻性开关特性以用于CES设备中。在实施例中，CES元件可以在没有电铸的情况下制备。其它实现可以采用其它过渡金属化合物而不偏离需求保护的主题。例如，{M(chxn)2Br}Br2，其中M可以包括Pt、Pd或Ni，并且chxn包括1R、2R-环己烷二胺，并且可以使用其它这种金属络合物而不偏离需求保护的主题。当施加足够的偏压(例如，超过带拆分电势)并且满足上面提到的Mott条件(注入的电子空穴＝开关区域中的电子)时，CES元件可以经由Mott转变快速地从导电状态切换到绝缘状态。这可以发生在图1a中的点108处。在该点，电子不再被屏蔽(screen)并变得局部化。这种相关性可以导致强烈的电子-电子相互作用势，其将带拆分以形成绝缘体。当CES元件仍处于绝缘状态时，电流可以通过电子空穴的运输而生成。当跨CES的端子施加足够的偏压时，可以将电子注入金属-绝缘体-金属(MIM)设备的势垒之上的MIM二极管中。当足够的电子被注入并且跨端子施加足够的电势以将CES元件置于置位状态时，电子的增加可以屏蔽电子并且消除电子的局部化，这可以破坏形成金属的带拆分电势。CES元件中的电流可以通过外部施加的“顺应性”条件来控制，所述“顺应性”条件是至少部分地基于在写入操作期间将CES元件置于导电状态的被限制的外部电流而确定的。这个外部施加的顺应性电流还可以设置用于随后的重置操作的电流密度的条件，以将CES置于绝缘状态。如图1a的具体实现中所示，在写入操作期间在点116处施加的将CES元件置于导电状态的电流密度Jcomp可以确定用于在随后的写入操作中将CES元件置于绝缘状态的顺应性条件。例如，通过在点108处在电压Vreset施加电流密度Jreset≥Jcomp，可以随后将CES元件置于绝缘状态，其中Jcomp从外部施加。因此，顺应性条件可以在CES元件中设置多个电子，这些电子将被空穴“捕获”以用于Mott转变。换句话说，在写入操作中施加的将CES元件置于导电存储器状态的电流可以确定用于随后将CES元件转变到绝缘存储器状态的要注入到CES元件的空穴的数量。如上面所指出的，响应于点108处的Mott转变，可以发生复位条件。如上面所指出的，这种Mott转变可以发生在CES元件中以下条件下：电子浓度n等于电子空穴的浓度p。响应于从跨CES元件的端子施加的电压信号注入空穴，可以存在图1a中所示的曲线图的区域104中的电流或电流密度。在这里，当在跨CES元件的端子施加临界电压时，空穴的注入可以满足用于导电状态到绝缘状态的Mott转变标准。用于在读取操作中检测CES元件的存储器状态的“读取窗口”102可以被设定为在读取电压Vread下在CES元件处于导电状态时图1a的曲线图的部分104与在CES元件处于绝缘状态时图1a的曲线图的部分106之间的差。类似地，用于在写入操作中将CES元件置于绝缘或导电存储器状态的“写入窗口”110可以被设定为Vreset(在Jreset)和Vset(在Jset)之间的差。确立|Vset|＞|Vreset|使得能够在导电状态和绝缘状态之间切换。Vreset可以大致处于由相关性引起的频带拆分电势处，而Vset可以大致为频带拆分电势的两倍。在具体实现中，写入窗口110的尺寸可以至少部分地通过CES元件的材料和掺杂来确定。从高电阻(或高电容)到低电阻(或低电容)的转变可以由设备的单一阻抗来表示。图1b描绘了示例可变阻抗器设备(诸如CES元件)(诸如可变阻抗器设备124)的等效电路的示意图。如上面所提到的，可变阻抗器设备124可以包括可变电阻和可变电容二者的特性。例如，用于可变阻抗器设备的等效电路在一个实施例中可以包括与可变电容器(诸如可变电容器128)并联的可变电阻器(诸如可变电阻器126)。虽然可变电阻器126和可变电容器128在图1b中被描绘为分立部件，但是可变阻抗器设备124可以同等地包括基本上同质的CES元件，其中CES元件包括可变电容和可变电阻的特性。下面的表1描绘了用于示例可变阻抗设备(诸如可变阻抗器设备124)的示例真值表。电阻电容阻抗Rhigh(Vapplied)Chigh(Vapplied)Zhigh(Vapplied)Rlow(Vapplied)Clow(Vapplied)～0Zlow(Vapplied)表1图2是具有存储器阵列11的设备10的示意图，存储器阵列11包括相关电子开关1形式的存储单元。设备10可以包括存储器设备或其它集成电路。在图2中，设备10被描绘为包括交叉点存储器阵列配置，但这仅仅是不同存储器配置的一个示例；应该理解的是，一些其它配置也是可能的。图2描绘了2×3交叉点存储器阵列11，其在信号线的交叉点处具有信号线和存储单元的矩阵，由此信号线连接到控制电路系统，该控制电路系统可以被用于相对于相关电子开关1控制读取和写入操作。在以下实施例中，控制电路系统被描绘为在交叉点阵列的外围提供，但是可以在任何合适的位置或配置中提供。在本示例中，第一多条信号线包括行线(Rn)(在图2中被描绘为R0和R1)，而第二多条信号线包括列线(Cn)(在图2中被描绘为C0、C1和C2)，由此，在下面的实施例中是CES元件1a-1f的存储单元被布置在存储器阵列11内。每个CES元件1a-1f被描绘为具有第一端子12和第二端子13，由此第一端子12连接到相应的行线Rn，而第二端子13连接到相应的列线Cn。作为说明性示例，图2的CES元件1a的第一端子12连接到行线R1，而CES元件1a的第二端子13连接到列线C0。作为进一步的说明性示例，CES元件1f的第一端子12连接到行线R0，而CES元件1f的第二端子13连接到列线C2。将认识到的是，CES元件1a-1f可由控制电路系统经由相应的行线Rn和列线Cn以及具有由控制电路系统在其上驱动的特定电压(V)和/或电流密度(J)的适当编程信号来独立寻址，使得CES元件1a-1f的存储器状态可以被定义和/或感测。这种存储器状态包括绝缘或高阻抗状态(在下文中称为“HIS”)或者导电或低阻抗状态(在下文中称为“LIS”)。虽然图2的交叉点存储器阵列被描绘为具有布置在其中的六个CES元件1a-1f的2×3阵列(即，2条行线和3条列线)，但将认识到，任何合适的交叉点存储器阵列r×c都可以根据用户或具体应用的需要来提供(其中“r”与阵列中的行线的数量对应，而“c”与阵列中的列线的数量对应)。例如，在一些示例中，可以提供1×1阵列。在替代实施例中，可以提供256×256、512×512或任何合适的阵列。在本实施例中，控制电路系统包括用于控制向不同行线Rn施加适当信号(例如，编程信号)的地址生成电路系统14。在本实施例中，地址生成电路系统14包括n位地址线数据(ALD)。如本领域技术人员将理解的，地址生成电路系统可以包括生成“r”位地址输出总线的独热解码器(one-hotdecoder)。通常，对于n位地址输入，最多生成2^n位解码输出线。如前面所提到的，输出总线是“独热”。这表明如下事实：在地址解码完成后，最多2^n条线中只有一条线是活动的。例如，假设3位的地址总线，最多可以生成8条地址线(例如，写入线WL0到WL7)。假设输入地址总线被编码为101(或十进制数5的二进制编码)，那么WL5可以被驱动至活动逻辑状态。剩余的解码器线(WL0至WL4和WL6至WL7)可以全部保持不活动。通常，活动状态为逻辑高。在本实施例中，相应的写入线输出(WLn)被用作对写入电路系统18的输入，以确定要如何驱动特定的行线(Rn)，由此写入线WL0和WL1被描绘为分别与行线R0和R1对应的解码输出。在本实施例中，写入电路系统18包括与多条行线Rn对应的多个写入输出(WOn)，由此每个写入输出WOn将编程信号驱动到相应的行线Rn上，以实现沿着其的一个或多个CES元件1的存储器状态改变。写入电路系统18在图3中更详细地描述。将认识到的是，当编程信号被施加到相应的行线Rn时，用于一个或多个特定CES元件1的相应列线Cn也可以由控制电路系统适当地控制。在本示例中，控制电路系统包括用于控制列线Cn的操作的列控制电路系统16。参考图2，并且将CES元件1b作为本示例的写入目标CES元件，当编程信号(例如，(Vapplied(在Japplied))被驱动到R1上以在写入目标CES元件1b上实现存储器状态改变时，列线C1可以由列控制电路系统16适当地控制(例如，被拉至零或地电势)如下面将描述的。所有其它行线(例如，R0)和/或列线(例如，C0和C2)可以被控制，使得其它非写如目标CES元件(在图2中描绘为CES元件1a和1c-1f)的存储器状态在写入目标CES元件的存储器状态改变时不受影响。作为示例，列线C0和C2可以适当地由列控制电路系统16控制(例如，以高阻抗驱动或者不连接到地)以防止电流从中流过，并且防止其不想要的存储器状态改变。将理解的是，写入目标CES元件可以是要由编程信号寻址(例如，以改变其存储器状态)的任何CES元件。在本实施例中，列控制电路系统16包括多个输入，包括数据状态(DS)；写入使能低输入(WEN)和读取使能(RE)。列控制电路系统16还具有多个输出，包括写入状态输出线(WS0和WS1)、多条列控制输出线(Coln)和读取电路系统控制输出线(RC)。在本实施例中，DS是其值与用于一个或多个CES元件的WS输出线的值相关或确定其的输入(例如，二进制输入)。例如，当DS高时(例如，(逻辑“1”))，可以将逻辑“1”写入特定的(一个或多个)CES元件(例如，WS0＝1；并且WS1＝0)，以将CES元件的存储器状态从LIS改变为HIS。可替代地，当DS为低(例如，逻辑“0”)时，可以将逻辑“0”写入特定的(一个或多个)CES元件(例如，WS0＝0；并且WS1＝1)，以将CES元件的存储器状态从HIS改变为LIS。在本实施例中，WEN是其值涉及或确定是否要在一个或多个CES元件1上执行读取或写入操作的输入(例如，二进制输入)。例如，当WEN为低时，列控制电路系统16可以使能或禁用进一步的电路系统或逻辑，以使得能够发生对特定的(一个或多个)CES元件1的写入。当WEN为高时，列控制电路系统16可以使能或禁用进一步的电路系统或逻辑，以使得能够发生从特定的(一个或多个)CES元件1的读取。例如，列控制电路系统16可以进行控制(Coln)，以使能或禁用适当的列(例如，使用晶体管20)，其继而使能或禁用特定的列线Cn，例如通过将列线Cn连接到地以使电流从中流过或者驱动其上的高阻抗以防止电流从中流过。在本实施例中，RE是其值涉及或确定读取电路系统22的全部或部分是被使能还是禁用的输入。例如，RE的值可以确定控制读取控制电路系统的功能的RC的值(在图4中示出)，其继而使能或禁用读取电路系统22。在本实施例中，可以是控制电路系统的一部分的读取电路系统22被配置为通过感测或确定一个或多个CES元件的值、符号、参数或条件等等来检测一个或多个读取目标CES元件的存储器状态。在图4中更详细地描述读取电路系统22。将理解的是，读取目标CES元件是期望检测其存储器状态的CES元件。图3是示出根据一些实施例的用于设备10的控制电路系统的示意图。特别地，图3是示出用于关于CES元件1进行写入操作的写入电路系统18的示意图。在图3的说明性示例中，描绘了用于驱动单条行线R0的部件，由此WL0和WS1被布置为用于NAND门28的输入，而WL0和WS0被布置为用于AND门29的输入。NAND门28的输出被配置为，当处于低逻辑电平(例如，“0”)时使能PMOS晶体管30，并且当处于高逻辑电平时禁用PMOS晶体管30。AND门29的输出被设置为，当处于高逻辑电平(例如，“1”)时使能NMOS晶体管31，并且当处于低逻辑电平时禁用NMOS晶体管31。当被使能时，单个电压Vset通过相应的PMOS和NMOS晶体管被驱动，由此Vset可以由适当的电路系统生成，该电路系统可以是控制电路系统的一部分。还将认识到的是，通过每个CES元件1的电流和电流密度也可以由适当的电路系统来控制，该电路系统可以是控制电路系统的一部分。当PMOS晶体管30被使能时，来自写入电路系统18的输出WO0是Vset。但是，通过NMOS晶体管31驱动逻辑“1”的后果是电压降(Vset-Vthreshold)结果，使得当NMOS晶体管31被使能时，输出WO0≈(Vset-Vthreshold)，由此(Vset-Vthreshold)≥Vreset。出于本技术中的写入编程信号的目的，(Vset-Vthreshold)基本上取为与Vreset对应。用于驱动R0的写入电路系统18的部件可以针对阵列的所有其它行线Rn重复。但是，将认识到的是，在一些实施例中，用于驱动所有行线的部件不需要完全相同。如上所述，不同的电压和电流密度被用于对CES元件的不同存储器状态进行写入。在本示例中，当将逻辑“0”写入处于HIS时的写入目标CES元件时(当需要LIS时)，写入电路系统18将第一电压Vset驱动到适当的行线Rn上，而对应的列线Cn被列控制电路系统(图3中未示出)拉到零或地电势，由此实现从HIS到LIS的写入目标CES元件的存储器状态改变。在本示例中，当将逻辑“1”写入处于LIS的写入目标CES元件时(当需要HIS时)，写入电路系统18驱动第二电压(Vset-Vthreshold)，并且因此将至少VReset驱动到适当的行线Rn上，而对应的列线Cn被列控制电路系统(图3中未示出)拉到零或地电势，由此实现从LIS到HIS的写入目标CES元件的存储器状态改变。此外，将认识到的是，当特定电压被驱动到相应的行线Rn上以在写入目标CES元件1中实现期望的存储器状态改变时，对应的电流密度(J(A/μm2))也被控制，以根据需要在写入目标CES元件中实现期望的存储器状态。在本实施例中，来自相应地址生成电路系统14和列控制电路系统16的输出的组合被用于针对每条行线(Rn)从写入电路系统18生成用于写入输出(WOn)的期望值。参考图3中描绘的示意性示例，来自地址生成电路系统14的解码的写入线输出(WL0)与来自列控制电路系统的(WS1)和(WS0)输出组合，以确定要被驱动到行线R0上的WO0的值。作为说明性示例，如果WO0的期望值是“Vreset”，那么WL0＝1；WS1＝0；并且WS0＝1。在这种配置中，NAND门28的输出是逻辑“1”，而AND门29的输出也是逻辑“1”。因此，PMOS晶体管30被禁用，而NMOS晶体管31被使能，使得WO0＝Vreset。作为进一步的说明性示例，如果WO0的期望值是“Vset”，那么输出WL0＝1；输出WS1＝1；并且输出WS0＝0。在这种配置中，NAND门28的输出是逻辑“0”，而AND门29的输出也是逻辑“0”。因此，NMOS晶体管31被禁止，而PMOS晶体管30被使能，使得WO0＝Vset。如上所述，对应的列线可被拉至零或地电势，以实现阵列中一个或多个写入目标CES元件的存储器状态的改变。使用本文描述的写入电路系统18配置，可以使用逻辑的组合从单个电压源(Vset)获得至少两个电压(Vset&Vreset)，由此简化控制电路系统的操作和配置。在替代实施例中，可以布置两个或更多个电压源，以在行线上生成并驱动不同的电压。图4是示出根据一些实施例的用于设备10的控制电路系统的示意图。特别地，图4是示出用于关于CES元件1进行读取操作的读取电路系统22的部件的示意图。如上面在图2和3中描述的写入电路系统18一样，读取电路系统22包括与各条行线Rn相关联的部件，由此图4中仅描绘了用于行线R1的读取电路系统22。读取电路系统22包括电阻性元件34，其中电阻性元件34的第一端子连接到被布置为生成读取编程信号(例如，Vread(在Jread处))的电压源，而第二端子13连接到行线R1，使得电阻性元件34与R1的CES元件按照电阻器梯形配置被布置，使得读取目标CES元件的电压Vsense可以在中间节点40处被感测，由此Vsense指示读取目标CES元件的存储器状态，使得可以检测读取目标CES元件的存储器状态。将会看到的是，检测读取目标CES元件的存储器状态可以由读取电路系统22执行，而不需要将任何附加的逻辑添加到存储器阵列11本身。电阻性元件34还可以连接到包括反馈回路的附加感测电路系统，由此，在本实施例中，电阻性元件34的第二端子连接到反相器36，并且还进一步连接到晶体管38的端子。反相器36的输出进一步连接到晶体管38的栅极。附加感测电路系统在图5中更详细地描述。将认识到的是，为了检测读取目标CES元件的存储器状态，适当地由列控制电路系统16控制读取目标CES元件的列线(例如，拉到零电势)，以使得电流能够流过读取目标CES元件。在本示例中，读取目标CES元件被描绘为具有连接到R1的第一端子12和连接到C1的第二端子13的CES元件1b。在本实施例中，电阻性元件34包括处于LIS的CES元件，但是电阻性元件34可以包括一个或多个电阻器，当处于LIS时，其具有与阵列中的CES元件的电阻匹配的电阻。为了本描述的目的，处于LIS的CES元件的电阻取例如10kΩ的数量级，而处于HIS的CES元件的电阻取例如10MΩ的数量级。但是，将认识到的是，处于LIS或HIS的特定CES元件的电阻将取决于CES元件的材料的特性。还将认识到的是，在相同存储器状态下CES元件的电阻之间可以存在一些变化(例如，由于制造变化/公差)。当读取目标CES元件1b处于HIS时，那么，当电阻性元件34处于LIS时，读取目标CES1b和电阻性元件34的电阻值是分开的电阻数量级。因此Vsense≈0.9999(Vread)，其有效地是逻辑1，并且指示读取目标CES元件1b处于HIS。替代地，如果读取目标CES元件1处于LIS，那么，当电阻性元件34也处于LIS时，读取目标CES元件1b和电阻性元件34的电阻值基本相等。因此，Vsense≈Vread/2，其有效地是逻辑“0”，并且指示读目标CES元件1b处于LIS。在实施例中，由列控制电路系统16确定的RC的值可以用于使能或禁用读取控制电路系统24的功能，这继而使能或禁用读取电路系统22的功能。在本示例中，读取控制电路系统24包括晶体管，晶体管在被使能时为一条或多条信号线的读取电路系统22的部件提供接地路径。在一些示例中，读取控制电路系统24可以基于每条信号线提供，由此用于特定信号线的读取电路系统22可以被适当地使能或禁用。在其它示例中，读取控制电路系统24可以被布置为使得能够为全部或特定数量的信号线使能读取电路系统。图5是示出根据一个实施例的用于交叉点存储器阵列11的多个CES元件的示例等效电路37的示意图。虽然非读取目标CES元件的行线Rn和列线Cn被控制以防止电流从中流过，但由于阵列的连接布置，寄生潜在路径仍可能通过一个或多个非读取目标CES元件形成，这可影响Vsense的值，这进而可影响读取电路系统22对存储器状态的检测。在图5的等效电路中，寄生潜在路径中的CES元件(下文中的“寄生CES元件”42)被描绘为与读取目标CES元件1b并联的元件。在本示例中，包括反馈回路(包括反相器36和晶体管38)的附加感测电路系统降低了当检测存储器状态时寄生潜在路径可能对Vsense具有的影响。在本示例中，反相器36包括p-偏斜反相器36，而晶体管包括NMOS晶体管38。如图5中描绘的，并且如上所述，当读取目标CES元件1b处于LIS时，则Vsense≈Vread/2。但是，取决于寄生CES元件42的值，Vsense可能小于Vread/2。Vsense作为Vinv-in被输入到反相器逻辑，使得反相器逻辑的输出Vinv-out>Vinv-in(例如，3Vread/2)，由此Vinv-out被用于驱动NMOS晶体管38的栅极。当Vinv-out大于晶体管38的阈值电压Vthreshold时，晶体管38将接通。当NMOS晶体管接通时，由于电压降，Vsense值降低到反馈电压Vfeedback，由此Vfeedback<Vsense。然后将Vfeedback用作Vinv-in，Vinv-in被反相，并由此Vinv-out驱动NMOS晶体管。因此将会看到，这种反馈将持续直到Vsense≈0，在这个时候Vinv-out＝逻辑“1”，这指示读取目标CES元件1b处于LIS。如上所述，当读取目标CES元件1b处于HIS时，Vsense≈0.9999(Vread)。但是，取决于寄生CES元件42的值，Vsense可能小于0.9999(Vread)。例如，以读取目标CES元件处于HIS并且寄生CES元件42包括处于LIS的三个CES元件的电路为例，Vsense≈0.75Vread。在这个示例中，当Vsense＝Vinv-in时，Vinv-out将被评估为逻辑“1”，这指示读取目标CES元件1b处于HIS。将理解的是，虽然附加感测电路系统包括反馈回路，该反馈回路包括反相器和晶体管，但是可以提供任何合适的电路系统或逻辑来提供相同的功能。寄生潜在路径也可以影响写入操作，由此当写入目标CES被用编程信号寻址时，非写入目标CES元件的存储器状态可能被无意中改变。图6是示出根据实施例的包括布置在其中的CES元件1a-1i的交叉点存储器阵列11的示意图；并且图7是示出根据实施例的用于交叉点存储器阵列11的四个CES元件的示例等效电路43的示意图。将认识到的是，CES元件1a-1i可以如前所述使用控制电路系统来写入和读取，由此当LIS状态被写入到写入目标CES元件中时，行和列电路系统利用编程信号Vset(在Jset)驱动不同的信号线，而当HIS状态被写入到写入目标CES元件中时，用编程信号Vreset(在Jset)驱动不同的信号线。在图6中，写入操作在作为写入目标CES元件的CES元件1e的上下文中描绘。如上所述，为了驱动CES元件1e，列控制电路系统(未示出)控制列线C1，在这个示例中该列线被拉至0。但是，由于交叉点阵列的完全连接性质，当编程信号被驱动到写入目标CES元件1e上时，寄生潜在路径可以通过非写入目标CES元件(即，1a-1d和1f-1i)形成。当通过寄生CES元件施加足够的电压并驱动足够的电流密度时，其存储器状态可以改变。照此，寄生潜在路径可以影响寄生CES元件的存储器状态，如将认识到的那样，应当避免这种情况。因此，在实施例中，当将编程信号驱动到写入目标CES元件时，非目标CES元件的信号线被控制，使得在其上具有高阻抗，使得施加到寄生CES元件42上的电压以及通过寄生CES元件42的电流密度不足以改变其存储器状态。例如，查看图7的等效电路，写入目标CES元件1e被描绘为与三个彼此串联布置的寄生CES元件42并联布置。当寄生元件42中的至少两个处于HIS时，高阻抗将占主导地位并且跨HIS元件的电压降将下降到大致Vset/2，由此Vset/2<Vset。因此，跨寄生元件42的电压将不足以实现从HIS到LIS的存储器状态改变。作为另一个示例，当所有寄生元件42处于LIS时，跨每个寄生CES元件42的电压将大致为Vset/3，由此Vset/3<Vreset。因此，跨处于LIS的寄生元件的电压将不足以实现从LIS到HIS的存储器状态改变。作为另一个示例，当寄生元件42中的一个处于HIS并且两个寄生元件处于LIS时，电压降的大部分将跨处于HIS的寄生CES元件42发生，因此满足将其存储器状态从HIS改变到LIS的电压需求。但是，实现从HIS到LIS的存储器状态改变所需的电流将造成跨处于LIS的每个寄生CES元件的大的电压降，由此影响跨处于HIS中的寄生CES元件的电压降。因此，在这种配置下，通过LIS寄生CES元件的电流将防止HIS寄生CES元件中从HIS到LIS的存储器状态改变。因此，对于交叉点阵列配置，针对阵列中非写入目标CES元件改变存储器状态所需的电压或电流需求将不会被满足。虽然可以通过使用交叉点阵列配置或通过使用附加部件(诸如反馈感测电路系统之类)来降低存储器单元中的寄生潜在路径的影响，但是可以通过采用附加的或可替代的控制方案或部件来进一步减少或消除寄生潜在路径的影响。图8是示出根据另一个实施例的存储器阵列11和读取电路系统22的部件的示意图。在本实施例中，当在目标CES元件(在图8中被描绘为CES元件1e)上执行读取或写入操作时，仅具有连接在其上的非目标CES元件的相应信号线具有施加于其上的偏置电压Vbias，使得被偏压的非目标CES元件的第一和第二端子由于对称性而处于相同的电势，由此防止电流从中流过。例如，如图8中描绘的，通过将行线和列线连接到偏置电阻性元件46和电压源，行线R0和R2以及列线C0和C2具有施加于其上的偏置电压Vbias。当执行读取操作时，Vbias优选地等于如前所述由读取电路系统22生成的Vread。类似地，当执行写入操作时，Vbias优选地等于所施加的电压，例如，Vset或Vreset。将偏置电阻性元件46和Vbias连接到适当的行线Rn和列线Cn可以由控制电路系统来控制。在本示例中，偏置电阻性元件46包括处于LIS的CES元件，但是可以替代地包括具有与阵列中处于LIS的CES元件的电阻匹配的电阻的一个或多个电阻器。通过控制非目标CES元件的行线和列线基本等势，电流将不流过非目标CES元件，由此减少或基本上消除从中通过的寄生潜在路径的形成，并且提供目标和非目标CES元件具有期望的存储器状态的信心。图9是示出根据另一个实施例的交叉点存储器阵列11的示意图，其中偏置电压Vbias大于0V，使得：0V<Vbias<Vset，并且优选地近似等于Vset/2。在本说明性示例中，当在开关区域中使用NiO作为材料时：oVset≈1.2V；oVreset≈0.9V；以及oVbias≈0.6V当在写入目标CES元件(在图9中被描绘为1b)上执行写入操作时，取决于期望的写入操作，对应的行线R1以Vset≈1.2V或Vreset≈0.9V被驱动，并且类似地，列线C1被控制，例如，以便处于0V或地。通过定义，与写入目标CES元件在相同信号线之一上的非目标CES元件变为偏置在施加到写入目标CES元件的电压的一半，这意味着通过非目标CES元件的电流减少了一半，由此减少了从中通过的寄生路径的影响。由于在与写入目标CES元件相同行线和/或列线上的跨非目标CES元件的偏压小于Vset和Vreset两者，因此在写入操作期间将不达到将其存储器状态从HIS改变为LIS或反过来所需的电压。图10是示出根据另一个实施例的交叉点存储器阵列11的示意图，由此偏置电压Vbias大于0V，使得：0V<Vbias<Vset，并且优选地近似等于Vset/2。当在读取目标CES元件(在图10中被描绘为1b)上执行读取操作时，对应的行线R1以Vread≈0.3V被驱动，并且类似地，其列线连同其它列线一起以0.6V被预充电，在以0V被驱动。这种控制方案最小化在相对于读取目标CES元件的不同信号线上提供的非目标CES元件上的寄生潜在路径。图11是示出存储器阵列11的示意图，该存储器阵列11具有行线(Rn)形式的多条第一信号线和列线(Cn)形式的多条第二信号线，在交叉点配置中所述列线(Cn)正交于行线(Rn)布置，由此在行线和列线之间的交叉点处提供CES元件1。将认识到的是，虽然图11中未描绘，但是存储器阵列11可以以垂直方式堆叠，以形成多层3-D存储器阵列。如上所述，可以提供与信号线电通信的控制电路系统，以寻址目标CES元件1，例如，以从其中读取以检测其存储器状态(例如，利用读取编程信号)和/或向其写入以改变其存储器状态(例如，利用写入编程信号)。如上所述，在读取或写入操作期间可以形成寄生潜在路径，由此电流可以流经非目标CES元件，这可以改变非目标CES元件的存储器状态或影响指示读取目标CES元件的存储器状态的信号，由此使存储器阵列的操作不可靠。在一些示例中，为了减少或消除寄生潜在路径，可以在存储器阵列中提供一个或多个访问设备(accessdevice)。例如，二极管或晶体管可以位于每个CES元件和相应的信号线之间，以通过例如断开它们之间的并联连接将目标CES元件与非目标CES元件隔离。但是，将认识到的是，作为物理设备的访问设备可以影响存储器阵列或结合存储器阵列的任何设备的尺寸、操作、成本和功率效率。例如，对访问设备的供电可降低存储器阵列的功率效率，这可以影响设备的寿命(例如，通过减少电池寿命)或降低存储器的速度(例如，开启/关闭访问设备)。在其它示例中，将访问设备结合到存储器阵列中可以减少阵列中CES元件可用的空间，由此减少存储器容量。但是，如上所述，控制电路系统可以被配置为利用控制方案(例如，通过控制非目标CES元件的端子为等势)来驱动相应的信号线，这可以减少或消除寄生潜在路径，由此取消对访问设备的要求。因此，虽然在一些实施例中可以使用访问设备来使寄生潜在路径的影响最小化，但是使用如上所述的控制方案来控制信号线以消除或至少减少寄生路径的影响比将访问设备结合到存储器阵列中更优选，因为，与还包括访问设备的存储器阵列相比，使用这种控制方案的存储器阵列的尺寸和操作、成本和功率效率可以得到改善。但是，将理解的是，本文描述的控制方案也可以与其中具有访问设备的存储器阵列一起使用。图12图示了根据一些实施例的用于形成存储器阵列的流程图200。所描述的流程图是用于如上所述形成存储器阵列的技术的一般描述。该流程图描述了用于形成包括具有在交叉点处提供的CES元件的信号线的交叉点存储器阵列的技术。虽然描述了某些处理技术和规范，但应当理解的是，还可以使用各种其它技术和本文描述的技术的修改。此外，可以使用任何合适的选择性沉积技术来制造存储器阵列，例如，在衬底的表面上生长材料或通过(一种或多种)材料的毯式(blanket)沉积或有目标沉积，诸如通过物理气相沉积(PVD)、旋涂、原子层沉积(ALD)、溅射、化学气相沉积(CVD)或等离子体增强CVD(PECVD)沉积之类来沉积所需的材料并使用合适的材料去除工艺(例如，湿化学蚀刻、离子蚀刻)特征/形状。虽然为了清楚和易于说明而未示出，但将理解的是，存储器阵列可以在衬底之上形成，除其它之外，衬底可以包括各种外围和支撑部件和电路系统，例如可以形成控制电路系统的一部分的CMOS晶体管、二极管、通孔等等。如本文所使用的，术语“衬底”可以包括块状半导体衬底以及在其上形成的集成结构。在步骤202，在衬底上提供多条第一信号线，由此在本实施例中，第一信号线包括基本上平行的线。第一信号线(和下面的第二信号线)可以包括适于携带用于访问存储器阵列内的CES元件的电流的任何导电和/或半导电材料。适于形成信号线的导电/半导电材料的示例包括n型掺杂或p型掺杂的多晶硅；包括Al、Cu和W的金属；包括TiN、TaN和TaCN的导电金属氮化物；以及其它导电材料。在步骤204，在第一信号线和第二信号线之间建议的相应交叉点处(如步骤214所述)，将相应CES元件的第一端子材料沉积在第一信号线上。第一端子材料可以包括适于传导电流的任何导电和/或半导电材料。导电/半导电材料的示例包括掺杂的多晶硅；包括Al、Cu和W的金属；包括TiN、TaN和TaCN的导电金属氮化物；以及其它导电材料。在步骤206，将相应CES元件的第一导电区域材料沉积在第一端子材料上。在本示例中，导电区域可以包括任何合适的材料，并且可以包括过渡金属氧化物，并且还可以包括包含类金属特性的任何材料，包括例如多晶硅或掺杂的半导体。在实施例中，导电区域可以附加地或替代地包括选自包括铝、镉、铬、钴、铜、金、铁、锰、汞、钼、镍、钯、铼、钌、银、锡、钛、钒和锌(其可以链接到阳离子，诸如氧或其它类型的配体)的组或其组合的材料。在步骤208，将相应CES元件的开关区域材料沉积在第一导电区域材料上。根据实施例，开关区域(S)可以包括任何过渡金属氧化物(TMO)材料，诸如例如如前所述的钙钛矿、Mott绝缘体、电荷交换绝缘体和Anderson无序绝缘体之类。在步骤210，将相应CES元件的第二导电区域材料沉积在开关区域材料上。在本示例中，第二导电区域材料与如上所述的第一导电区域材料相同。在步骤212，将相应CES元件的第二端子材料沉积在第二导电区域材料上。在本示例中，第二端子材料与上述第一端子材料相同。在步骤214，在相应CES元件的第二端子材料上沉积第二信号线，由此将第二信号线正交于第一信号线沉积，以形成交叉点阵列。在本示例中，第二信号线包括与如上所述的第一信号线相同的材料。将认识到的是，在省略CES元件的一个或两个端子的实施例中，除了携带电信号之外，信号线之一或两者可以用作端子。此外，在一些实施例中，将认识到的是，可以在CES元件与第一或第二信号线之间提供用于访问设备的材料，但是如上所述，用于减少或消除寄生潜在路径而对这种访问设备的需求可以由于如上讨论的控制方案而被取消。术语“编程”在本文中与术语“写入”或“重新写入”可互换使用。术语“擦除”在本文中与术语“删除”或“清除”可互换使用。将认识到的是，虽然上面将Vset和Vreset描述为从单个源生成，但是这些电压可以替代地由驱动器生成，或者可以由其中使用存储器设备的处理核(例如，电源引脚、专用焊盘(pad)、内部电路系统或分路器)驱动。此外，虽然为了清楚起见，控制电路系统一般被描绘为包括分离的读取电路系统和写入电路系统，但是控制电路系统不限于这种布置，并且可以使用任何合适的配置。具有如上所述的CES元件的交叉点阵列的应用包括但不限于诸如位图存储器、标准高速缓冲存储器、寄存器阵列等之类的存储器应用。本技术的实施例还提供了一种携带代码的非暂态数据载体，当在处理器上实现时所述代码使处理器执行本文所述的方法。处理器可以在编程电路内提供或耦合到编程电路以将该CES或每个CES元件编程到特定阻抗状态。所述技术还提供了处理器控制代码，以例如在通用计算机系统或数字信号处理器(DSP)上实现上述方法。所述技术还提供了携带处理器控制代码的载体，以在运行时实现上述方法中的任何一个，特别是在非瞬态数据载体(诸如盘、微处理器、CD-ROM或DVD-ROM、编程存储器(诸如只读存储器(固件)之类)之类)上，或者在诸如光学或电信号载体之类的数据载体上。代码可以在诸如盘、微处理器、CD-ROM或DVD-ROM、编程存储器(诸如非易失性存储器(例如，闪存)或只读存储器(固件))之类的载体上提供。用于实现这些技术的实施例的代码(和/或数据)可以包括常规编程语言(解释或编译)的源代码、对象或可执行代码，诸如C或汇编代码、用于设置或控制ASIC(专用集成电路)或FPGA(现场可编程门阵列)的代码、或用于硬件描述语言(诸如VerilogTM或VHDL(超高速集成电路硬件描述语言)之类)的代码。如本领域技术人员将认识到的，这种代码和/或数据可以分布在彼此通信的多个耦合部件之间。所述技术可以包括控制器，控制器包括耦合到系统的一个或多个部件的微处理器、工作存储器和程序存储器。用于执行上述技术的操作的计算机程序代码可以按一种或多种编程语言的任意组合来编写，包括面向对象的编程语言和常规的过程编程语言。代码部件可以体现为过程、方法等，并且可以包括子部件，所述子部件可以采取在任何抽象级别的指令或指令序列(从本机指令集的直接机器指令到高级编译或解释的语言结构)的形式。本领域技术人员还将清楚的是，根据本技术的优选实施例的逻辑方法的全部或部分可以适当地实施在包括逻辑元件的逻辑装置中，以执行上述方法的步骤，并且这种逻辑元件可以包括诸如例如可编程逻辑阵列或专用集成电路中的逻辑门之类的部件。这种逻辑布置还可以实施为使能元件，用于使用例如虚拟硬件描述符语言临时或永久地在这种阵列或电路中建立逻辑结构，其可以使用固定或可发送的载体介质来存储和发送。在实施例中，本技术可以以其上具有功能数据的数据载体的形式来实现，所述功能数据包括功能计算机数据结构，以便当被加载到计算机系统或网络中并由此对其操作时使所述计算机系统能够执行上述方法的所有步骤。虽然已经参考附图在本文中详细描述了本公开的说明性实施例，但是应当理解的是，本公开不限于那些具体实施例，并且本领域技术人员可以在不背离由所附权利需求定义的本公开的范围和精神的情况下，在其中实现各种改变和修改。从前面的说明中可以认识到的是，描述了提供一种包括存储阵列的设备的技术，所述存储阵列包括与第一信号线和第二信号线电通信的至少一个相关电子开关，并且还包括用于用至少一个编程信号驱动所述相关电子开关的控制电路系统。在实施例中，所述存储阵列可以包括多条第一信号线和多条第二信号线，其中所述多条第一信号线和多条第二信号线以交叉点配置布置，并且其中所述设备还包括在所述多条第一信号线与多条第二信号线之间的交叉点处的多个相关电子开关。在实施例中，可以提供与相应相关电子开关和信号线电通信的访问设备。此外，所述控制电路系统可以包括写入电路系统，所述写入电路系统被配置为用写入编程信号驱动所述多个相关电子开关中的写入目标相关电子开关，以实现所述写入目标相关电子开关的存储器状态的改变。此外，所述写入编程信号可以能够由所述写入电路系统基于所述写入目标相关电子开关的期望的存储器状态来控制。在实施例中，当期望将第一存储器状态写入到所述写入目标相关电子开关时，所述写入编程信号可以包括第一写入编程信号，其中第一写入编程信号可以包括第一电压值和/或第一电流密度值。此外，当期望将第二存储器状态写入到所述写入目标相关电子开关时，所述写入编程信号可以包括第二写入编程信号，其中第二写入编程信号可以包括第二电压值和/或第二电流密度值。根据前面任何一项权利要求所述的设备，其中所述控制电路系统可以包括读取电路系统，所述读取电路系统被配置为用读取编程信号驱动所述多个相关电子开关中的读取目标相关电子开关，以检测所述读取目标相关电子开关的存储器状态，其中所述读取编程信号可以包括第一读取电压值。此外，所述读取电路系统可以包括电阻性元件，其中所述电阻性元件与所述读取目标相关电子开关按照电阻器梯形配置被布置，以生成指示所述读取目标相关电子开关的存储器状态的第一输出值，其中所述电阻性元件可以包括处于第一存储器状态的相关电子开关。在实施例中，所述读取电路系统可以包括反馈回路，所述反馈回路被配置为生成指示所述读取目标相关电子开关的存储器状态的第二输出，其中所述反馈回路可以包括反相器和晶体管，其中所述反相器的输入可以是指示所述读取目标相关电子开关的存储器状态的值，并且其中所述反相器的输出可以被布置为驱动所述晶体管的栅极。在实施例中，所述控制电路系统可以被配置为利用控制方案驱动所述多个相关电子开关中的一个或多个非目标相关电子开关，以控制从中通过的寄生潜在路径的形成，其中所述控制方案可以包括利用偏压信号驱动非目标相关电子开关中的一个或多个非目标相关电子开关，以控制所述一个或多个非目标相关电子开关端子处的偏压。在实施例中，所述控制方案还可以包括驱动所述非目标相关电子开关中的一个或多个非目标相关电子开关，使得跨所述一个或多个非目标相关电子开关的端子施加的偏压和被驱动通过所述一个或多个非目标相关电子开关的电流之一不足以在将所述写入编程信号或读取编程信号驱动到所述目标相关电子开关时实现所述一个或多个非目标相关电子开关的存储器状态的改变。此外，所述控制方案可以包括驱动非目标相关电子开关中的一个或多个非目标相关电子开关，以使得在将所述写入编程信号或读取编程信号驱动到所述目标相关电子开关时，在所述一个或多个非目标相关电子开关的第一端子和第二端子处的偏压基本上等电势。还描述了一种用于制造具有相关电子开关的存储阵列的方法的技术，所述方法包括选择性地沉积第一和第二导电材料以形成第一和第二信号线，并沉积相关电子材料以形成相关电子开关。在实施例中，第一信号线可以相对于第二信号线成角度地布置，以与其形成交叉点，并且其中所述相关电子开关在交叉点处形成。该方法还可以包括在第一信号线上选择性地沉积第三导电材料；在第三导电材料上选择性地沉积相关电子材料；在相关电子材料上选择性地沉积第四导电材料。在实施例中，沉积相关电子材料可以包括：在第三导电材料上选择性地沉积第一导电相关电子材料；在第一导电相关电子材料上选择性地沉积第一开关相关电子材料；在第一开关区域上选择性地沉积第二导电相关电子材料，并且还可以包括在第三导电材料上选择性地沉积第一开关相关电子材料。该方法还可以包括在相关电子开关与第一信号线或第二信号线之间形成访问设备。还描述了一种用于存储阵列的技术，所述存储阵列包括：第一信号线；第二信号线，在信号线的交叉点处提供的多个相关电子开关，其中所述相关电子开关包括相关电子材料，其中相关电子材料包括开关区域，以及其中所述多个相关电子开关中的目标相关电子开关的存储器状态可以能够通过编程信号来控制或检测。在实施例中，所述目标相关电子开关的存储器状态可以能够由所述编程信号控制为处于高阻抗存储器状态和低阻抗存储器状态之一。此外，所述相关电子开关可以布置在存储阵列中，使得在将所述编程信号施加到所述目标相关电子开关时，跨任何非目标相关开关的端子的偏压或被驱动通过任何非目标相关电子开关的电流可不足以影响任何非目标相关电子开关的存储器状态。此外，所述相关电子开关可以布置在存储阵列中，使得在将所述编程信号施加到所述目标相关电子开关时，跨任何非目标相关开关的端子的偏压可以能够控制为小于跨所述目标相关开关的端子的偏压。在实施例中，所述相关电子开关可以布置在存储阵列中，使得在将所述编程信号施加到所述目标相关电子开关时，在非目标相关开关的第一端子处的偏压可以被控制为处于与该非目标相关开关的第二端子处的偏压基本上相同的电势。还描述了用于存储器阵列中的读取目标存储器单元的读取电路的技术，其中读取电路系统可以包括被配置为基于第一输出值生成指示存储器状态的第二输出值的反馈回路。当前第1页1 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