一般而言，本公开涉及电子数据存储技术，其中在存储结构断电之后维持存储结构的逻辑状态。
背景技术：
在包括电子部件的许多技术系统中，必须实施各种不同的电子数据存储技术以保证相应技术系统的适当的运行。例如，在许多应用中，不同类型的信息必须被处理并因此被存储，这通常是基于数字数据来完成。信息的基本实体可以被认为是具有承担两种不同逻辑状态的能力的实体。当在硬件中实现相应的逻辑状态时，必须提供适当的电子配置，该电子配置能够呈现两种不同的电子状态。这些不同的电子状态可以在“读取”相应的逻辑状态时被有效地检测到，并且这些不同的电子状态可以通过适当地对所需的逻辑状态进行“写入”或“编程”来根据底层信息位而容易地被改变。为此，诸如寄存器、存储单元等的各种各样的电子配置在本领域中是公知的，其中每种类型的存储结构可以表现出特定的操作优点和缺点。
例如，如果要将大量的数据暂时存储在诸如计算机、微控制器等的电子设备中，则可能需要频繁地存取数据。如果非常高的存取速度不是最优先的，则可以频繁地使用所谓的动态存储器，其可以被有效地实现为需要单个存储电容器和用于实现单个信息位的一个晶体管的集成电路区域。由于必须周期性地刷新相应存储电容器中的电荷的这样的事实并且由于在对相应的存储电容器进行“写入”或“编程”时需要移位相对高的电荷量，所以与所谓的静态存储器结构相比，可达到的存取速度降低。在这些静态存储器结构中，可以通过诸如晶体管的电路元件的导通状态来确定某个逻辑状态，并且通过改变该电路元件的状态来实现逻辑状态的改变，由此提供基本上由相关电路元件的切换时间确定的存取速度。因此，在这种情况下，静态存储器单元的逻辑状态的改变可以按照考虑到的技术节点的各个晶体管元件的切换时间的量级来改变。尽管上述特定的存储技术可以表示高效的技术，其可以容易地在任何类型的集成电路中实现，但是数据存储受限于设备被上电的时间。在断电事件之后，数据丢失。
因此，已经开发了许多非易失性数据存储技术，诸如基于磁存储设备、光存储技术的大容量存储系统，其通常被提供作为能够存储大量数据的外围系统，然而，这需要相对长的存取时间。因此，为了实现非易失性存储技术以补充或替代基于半导体的存储结构，已经做出了重大努力。例如，闪存可以用作非易失性存储结构，其中可以动态地重新配置的被适当设计的电容结构被用在晶体管配置中，以特别地影响晶体管特性，诸如阈值电压等。例如，电荷载流子可以被注入到晶体管沟道附近的电介质材料中或被从其中移除，以便基于电介质材料内的载流子来控制晶体管的性能。以这种方式，当操作晶体管时可以容易地检测到晶体管特性的差异，并且因此可以检测到反映期望的逻辑状态的电容配置的特定状态，从而该特定的状态由此被“读出”。另一方面，通过改变晶体管元件中的电容配置，可以在其中存储期望的逻辑状态，这通常通过建立特定的操作条件来完成，以便对相应的晶体管进行“编程”。以这种方式，单个晶体管可能足以存储单个位的信息，这可能需要用于在对存储晶体管进行编程时建立特定操作条件的任何额外的电路。尽管闪存结构的这样的存储晶体管(其中电荷可以被俘获在晶体管的栅电极的特定部分中或被从该晶体管的栅电极的特定部分中释放)可以提供用于存储单个位信息的非常有效的解决方案，然而特别地，先进半导体器件的持续缩放可能导致极大的困难。也就是说，当形成相应的栅电极结构时，这样的存储晶体管的整个栅极尺寸的进一步减小可能需要高度复杂的技术。因此，这种浮栅型存储晶体管的实现可能导致极大的挑战，由此需要额外的努力并增加制造工艺的复杂性，这最终可能导致总体成本增加。
在其他方法中，已经利用铁电效应来提供诸如电阻器、晶体管等的电路元件，其中铁电材料可以被极化以适当地影响操作特性。然后相应的极化状态可以被认为是相应的逻辑状态，因此可以将其写入到包括该极化的铁电材料的对应的电路元件中或者可以将其从包括该极化的铁电材料的对应的电路元件中读出。
尽管并入诸如晶体管、铁电电阻器等的非易失性存储元件的概念可被认为是用于将非易失性存储能力施加给诸如寄存器、触发器、存储器设备等的相应电子电路的有希望的方法，然而必须做出极大的努力以便将相应的技术实施到现有的半导体平台中并且还提供相应的技术手段，该手段使得特别是在给设备上电时，能够在相应设备的特定操作阶段存储和/或读出信息位以重新建立设备的期望的整体状态。
鉴于上述情况，本公开因此涉及其中可以以非易失性方式存储逻辑状态或信息位的技术，同时避免或至少降低上述一个或多个问题的影响。
技术实现要素：
以下给出本发明的简化摘要，以提供对本发明的某些方面的基本理解。此摘要并非本发明的详尽概述。它并非旨在识别本发明的关键或核心要素或描绘本发明的范围。其唯一目的是要以简化的形式呈现一些概念，作为稍后讨论的更详细描述的序言。
一般而言，本公开提供了技术，根据该技术，通过使用电路环境中的非易失性存储元件，可以在存储结构的特定操作阶段完成基于单个位的非易失性数据存储，在一个操作阶段中，该非易失性存储元件以期望的低等待时间使能易失性写入和读取操作，并且在所考虑的器件的其他操作阶段中，可以实现信息位的非易失性存储。结果，在指定的操作条件期间，可以利用非易失性存储能力来存储或建立特定的逻辑状态，而基本不损害或影响设备的“标准”读取和写入能力。在示例性实施例中，可以提供静态存储结构以便以易失性的方式(即，以类似静态ram的方式)使能高效的读取和写入操作，而诸如断电事件的特定的操作阶段然后可以允许以非易失性的方式存储特定的逻辑状态，这然后可以被用于在整个结构的期望操作阶段重新建立所存储的非易失性逻辑状态。在示例性实施例中，存储结构的逻辑状态可以在上电事件期间重新建立，从而在重新上电设备时能够继续存储结构的操作，而不需要额外的操作阶段来特别地将存储结构设置为所期望的逻辑状态。以这种方式，广为接受的电子概念的单个位存储能力可以与在所考虑的存储结构的期望操作阶段中特别提供的非易失性存储能力有效地结合。
在此公开的一个示例性实施例涉及静态存储单元，其包括具有第一晶体管元件和非易失性存储元件的第一反相器结构，其中所述第一反相器结构包括第一输入和第一输出。所述静态存储单元进一步包括串联连接在所述非易失性存储元件与参考电压之间的第二晶体管元件。另外，所述静态存储单元包括具有第二输入和第二输出的第二反相器结构，其中所述第二输出连接到所述第一输入，所述第二输入连接到所述第一输出。
在本公开的另一示例性实施例中，一种一位存储结构包括第一晶体管元件，其具有第一栅极端子、第一漏极端子和第一源极端子，其中所述第一源极端子连接到低电源电压或高电源电压。所述一位存储结构进一步包括第二晶体管元件，其具有第二栅极端子、第二漏极端子和第二源极端子，其中所述第二源极端子连接到低电源电压或高电源电压中的另一个。另外，所述一位存储结构包括至少具有第一端子和第二端子的非易失性存储元件，其中所述第一端子连接到所述第一晶体管元件的所述第一漏极端子，所述第二端子连接到所述第二晶体管元件的所述第二漏极端子，并且其中所述第一端子和所述第一漏极端子形成输出节点。
根据本公开的又一示例性实施例，提供了一种方法。所述方法包括提供静态存储单元以便包括非易失性存储元件。所述方法进一步包括通过将低电源和高电源提供给所述静态存储单元来执行上电过程。另外，所述方法包括在所述上电过程期间基于所述非易失性存储元件的状态在所述静态存储单元的输出节点处建立所述静态存储单元的逻辑状态。
附图说明
通过结合附图参考以下描述，可以理解本公开，其中相同的参考标号表示相同的元件，并且其中：
图1a示意性地示例出根据示例性实施例的通过使用基于非易失性存储元件的n沟道类型配置形成的一位存储结构的具有非易失性存储能力的静态存储单元的电路图；
图1b示意性地示例出根据示例性实施例的基于非易失性存储元件的p沟道类型配置的具有非易失性存储能力的静态存储单元的电路图；
图1c示意性地示例出根据示例性实施例的静态存储单元的电路图，其中在至少一些操作阶段中，非易失性存储元件可以通过切换元件被桥接；
图2a和图2b示意性地示例出根据示例性实施例的两种不同状态下的铁电晶体管的形式的非易失性存储元件的横截面图；
图2c和图2d示意性地示例出根据示例性实施例的用于示例出在两个不同阶段中的铁电晶体管的阈值电压的变化的相应曲线图，以及在两种不同状态下的例如晶体管电流的形式的晶体管特性的差异的曲线图；
图3a和3b示意性地示例出根据示例性实施例的分别包括n沟道配置和p沟道配置的非易失性存储元件的存储单元的电路图；
图3c和3d示意性地分别示例出非易失性存储元件的n沟道配置和p沟道配置的具有非易失性存储能力的存储单元的电路图，其中具有用于在某些操作阶段桥接非易失性存储元件的附加的切换元件；
图3e和3f示意性地示例出根据示例性实施例的类似于图3c和3d的存储单元的电路图，然而，对于各个切换元件具有不同的控制方案；
图3g示意性地示例出根据示例性实施例的示例出图3a-3f的存储单元的用于以非易失性方式存储逻辑状态并且在上电存储单元时重新建立逻辑状态的操作的时序图；以及
图4示意性地示例出根据示例性实施例的包括与以铁电晶体管元件的形式的非易失性存储元件结合的“常规”p沟道晶体管和n沟道晶体管的形式的各个晶体管元件的半导体器件的横截面图。
尽管本文公开的主题允许各种变型和替代的形式，但是其具体实施例已通过附图中的例子的方式而示出，并且在此被详细描述。然而，应当理解，这里对具体实施例的描述并非旨在将本发明限制于所公开的特定形式，相反，其目的在于涵盖落入由所附权利要求限定的本发明的精神和范围内的所有变型、等同物和替代物。
具体实施方式
下面描述本发明的各种示例性实施例。为了清楚起见，在本说明书中未描述实际实施的全部特征。当然，将理解，在任何这样的实际实施例的开发中，必须进行大量的实施特定的决定以实现开发者的特定目标，例如遵循系统相关和业务相关的限制，这些限制将从一个实施到另一个实施而变化。此外，将理解，这样的开发努力可能是复杂且耗时的，但是对于受益于本公开的本领域的普通技术人员来说，这将仍是常规的任务。
现在将参考附图描述本公开。为了说明的目的，仅在附图中示意性地描绘出各种结构、系统和装置，以便不使本领域的技术人员公知的细节混淆本发明。然而，包括附图是为了描述和解释本公开的示例性的例子。本文使用的词和短语应被理解和解释为具有与相关领域的技术人员对这些词和短语的理解一致的含义。没有特定的术语或短语的定义(即，不同于本领域的技术人员所理解的普通或常用意义的定义)旨在通过本文中的术语或短语的一致使用来暗示。就术语或短语旨在具有特殊含义(即，本领域的技术人员所理解的含义以外的含义)而言，这种特殊定义应该以为术语或短语直接且明确地提供特殊定义的定义性方式在说明书中明确地阐述。
本公开基于这样的概念：可以通过并入非易失性存储元件(在示例性实施例中，为铁电晶体管元件)来扩展诸如触发器、存储单元等的标准单个位存储结构的功能性，以便在特定的操作阶段永久存储特定的逻辑状态而不会产生过度的电子开销。为此，将非易失性存储元件并入到电路结构中，使得存储元件的标准操作(例如，读取和写入操作)可以以通常的方式执行，例如以静态存储器单元，即，以类似静态ram的方式，而另一方面，在特定的明确定义的操作阶段，瞬时逻辑状态可以被输入到非易失性存储元件中。因此，可以在存储结构的操作期间的任何特定时间重新建立先前永久存储的逻辑状态。在示例性实施例中，用于重新建立所存储的逻辑状态的特定时间点由上电事件表示，使得设备的进一步处理可以基于先前存储的逻辑状态而继续。
在一些示例性实施例中，用于将逻辑状态永久存储在非易失性存储元件中的特定时间点可以对应于断电序列，使得在这种情况下，可以在上电设备时恢复对应的逻辑状态而不需要任何额外的措施。以这种方式，可以例如以触发器的形式提供高效的电子部件部件，其中至少最后的阶段可以以具有非易失性存储能力的阶段的形式提供，以便在上电时重新以期望的逻辑状态启动触发器，该状态表示在先前的断电事件期间存储的状态。类似地，任何状态机都可以在其中并入具有非易失性存储能力的对应的逻辑电路，以便在操作期间的任何期望时间点(例如，在断电事件时)捕获特定的逻辑状态，并且在下一个上电事件期间，状态机可以恢复其先前的操作状态，而不需要用于在上电时重新实现状态机的期望初始状态的任何额外的附加存储能力和相应的电子开销。以这种方式，状态机可以基于与在状态机断电期间存在的状态完全相同的状态来恢复操作。因此，即使在通过一个或多个断电/上电序列来物理中断状态机的操作时，也可以实现功能意义上的“无缝”操作。
类似地，可以以具有非易失性存储能力的结构的形式提供诸如锁存器的任何信号存储元件，由此也显著扩展任何这样的设备的整体功能和性能。基本上，本公开的概念可应用于其中逻辑状态可能必须在特定操作时间被存储的任何情形，而不管逻辑状态是否表示单个位或位模式(pattern)的多个位中的一位以表示更复杂的信息。例如，如果例如表示传感器值等的任何这样的信息可能必须在某个时间点被存储并且可能必须在稍后的时间(例如，在上电远程设备时)被重新建立，本公开的概念可以容易地在对应的电路概念中实现，同时减少附加的电子部件部件的数量，因为在一些示例性实施例中，单个信息位的非易失性存储可以基于可能与非常有限数量的附加晶体管元件结合的非易失性存储元件(例如，以铁电晶体管元件的形式)来实现，其中高和低电源电压的特定差异可足以启动将瞬时逻辑状态存储在非易失性存储元件中。因此，与用于将逻辑状态永久地存储在非易失性存储元件中的常规方法相比，由于显著减少的电子开销，本公开的概念可以应用于需要在特定的操作阶段的永久或非易失性数据存储的任何电子技术，以便基于先前存储的信息执行稍后的重新启动。
图1a示意性地示例出表示可以被认为是静态存储单元的存储单元100的电路图，由于可以基于晶体管元件的操作状态来处理相应的逻辑状态或信息位，从而使能以对应于相应晶体管元件的切换时间的速率的读取和写入操作，如在静态存储器单元的典型的操作模式中那样。除了这种“静态”操作特性之外，存储单元100还可以在特定操作阶段提供非易失性存储能力，如稍后将更详细描述的。
存储单元100可以包括存储结构，也称为一位存储结构150，其可以包括第一晶体管元件110、第二晶体管元件120和非易失性存储元件130。第一晶体管元件110可以包括连接到电源电压线的源极端子111，该电源电压线在第一晶体管元件110表示p沟道晶体管时可以表示高电源电压线vdd。此外，晶体管元件110可以包括漏极端子112和栅极端子113。类似地，在所示的实施例中表示n沟道晶体管的第二晶体管元件120可以包括连接到低电源电压vss的源极端子121、漏极端子122和栅极端子123。此外，非易失性存储元件130可以包括分别串联连接在第一和第二晶体管元件110、120的漏极端子112与漏极端子122之间的第一端子131和第二端子132。此外，非易失性存储元件130可以包括控制端子133，该控制端子133可以分别连接到第一和第二晶体管元件110、120的相应的栅极端子113、123。
应理解，第一晶体管元件110和非易失性存储元件130可以被认为是反相器结构140，其输出可以由在漏极端子112与第一端子131之间形成的节点来表示，并且其输入可以被认为是由栅极端子113和控制输入133的连接形成的节点。从这个角度来看，存储单元100因此可以包括反相器结构140，该反相器结构140可以串联连接到第二晶体管元件120。因此，晶体管元件120可以使能反相器结构140与低电源电压vss的连接和断开连接。
应理解，非易失性存储元件130可以基于任何低电压存储元件(即，在约1-10v的范围内操作的电路元件)来提供，其在允许逻辑状态的非易失性存储的任何技术的概念上提供，如上已讨论的。在示例性实施例中，非易失性存储元件130可以根据铁电部件的概念形成，例如电容结构，其中电容器电介质材料可以包括铁电部件，以便使能电容结构的选举静态特性(electoralstaticbehavior)的受控制的调整。在其他情况下，可以基于铁电材料等来调整电阻结构的导电性，以便获得不同的导电性特性以表示不同的逻辑状态。应理解，在任何这种情况下，可以提供至少一个附加的晶体管与对应的非易失性结构组合以便使能非易失性结构的受控的读取和写入操作。由此，同样在这些情况下，基本上，非易失性存储元件130可以包括第一和第二端子，以用于根据存储单元100的其余部件的操作条件使电流能够流过其中，而控制端子133可以提供控制元件130中的存储介质(诸如铁电材料)的状态等的能力。
在其他的示例性实施例中，如稍后将更详细描述的，非易失性存储元件130可以以铁电晶体管元件的形式提供，其中铁电材料可以与栅极电介质材料组合来提供，以使能基本晶体管特性(诸如晶体管的阈值电压)的非易失性调整。当考虑富集(enrichment)型晶体管时，晶体管的阈值电压可以被认为是用于诱导各个晶体管元件的源极与漏极端子之间的导电路径所需的最小电压。当提供作为铁电晶体管元件的非易失性存储元件130时，第一端子131可以代表漏极端子，第二端子132可以代表源极端子以及控制端子133可以代表栅极端子，其中在所示实施例中，存储元件130可以代表n沟道型铁电晶体管。
存储单元100可以进一步包括具有连接到反相器结构140的输出141的输入162的另外的反相器结构160，其中，如前所述，输出141可以对应于第一晶体管元件110的漏极端子112与非易失性存储元件130的第一端子131的连接的节点。此外，反相器结构160可以包括连接到反相器结构140的输入142的输出161，即，连接到与栅极端子113、123和控制端子133的连接对应的节点。由此，第一晶体管110和非易失性存储元件130(即，反相器结构140)和反相器结构160的串联连接形成反馈电路，从而形成用于存储相应逻辑状态的电子门，如稍后将讨论的。应理解，特别地，第二晶体管120可以将非易失性存储元件130连接到低电源电压vss，并且还可以依赖于存储单元100的特定的操作状态将非易失性存储元件130从低电源电压断开。例如，如果任何期望的逻辑状态被施加到反相器160的输入162，则即使移除在输入162处提供的初始信号，该逻辑状态也将被可靠地维持，从而提供期望的逻辑状态的存储。类似地，反相的逻辑状态被可靠地维持在反相器结构140的输入142处。由于反馈配置，应理解，输入142也可以被视为用于施加相应输入信号以强制存储单元100变成期望的逻辑状态的输入。
为了将期望的逻辑状态输入到存储单元100中并且也为了从存储单元100中读出所存储的逻辑状态，可以提供适当的部件，该适当的部件在此可以被称为传输门并且其通常被指示为传输门170。典型地，传输门170可以包括第一数据端子171和第二数据端子172以及控制端子173。例如，在将特定逻辑状态“写入”到存储单元100时，与端子173处的控制信号组合，可在端子171处施加特定的信号，以便将传输门170设置到这样的条件：使信号传输通过门170且被设置在端子172处并且由此被设置在反相器结构160的输入162处。在将数据位写入到存储单元100中时，假设传输门170和任何上游电路的电流驱动能力足够高，以强制输入162并且由此强制输出141变成进入到传输门170中的相应的逻辑状态。因此，将在输入162处强制期望的逻辑状态，即逻辑高或逻辑低，并且然后在初始信号被移除时将维持该逻辑状态，例如通过分别移除端子173处的控制信号。在读取存储单元100的状态时，在这种情况下，假设在执行读取操作时连接到传输门170的上游电路具有足够的高欧姆性质，以避免对输出141的状态产生实质性影响。
因此，存储单元100被适当地配置以使能执行类似于标准静态存储器单元、寄存器等的读取和写入操作。
在存储单元100的操作(标准操作，即，易失性写入和读取操作)期间，可如上在解释传输门170的功能的上下文中所讨论的那样执行。因此，在任何操作阶段期间，基于例如1-3v的期望电源电压差，存储单元100可根据广为接受的静态存储器单元的操作特性来操作。在存储单元100的操作期间的特定点处，可以期望通过使用非易失性存储元件130以非易失性的方式存储单元100的瞬时逻辑状态。在这种情况下，控制端子133处的电压可以被设置为相对于第一和/或第二端子131、132处的电压的适当的电平，以便例如通过调整铁电材料等的特定极化来重新配置存储元件130。例如，可以假设为了适当地配置存储元件130，需要特定的电场以及由此需要控制端子133与端子131、132之间的电压差，其中所需的写入电压差例如可以超过在标准操作期间使用的电压差。在这种情况下，可以升高高电源电压vdd或可以降低低电源电压vss，以便获得控制输入133处的所需写入电压。在所示的实施例中，该电压，即，升高的vdd与vss之间的电压差被获得作为来自反相器160的输出信号。
例如，当要以非易失性的方式存储输入162处的高电压状态时，输出161提供低电压电平，从而也在输入141处提供低电压，并由此分别在第一和第二晶体管元件110、120的栅极端子113、123处以及也在控制端子133处提供低电压。另一方面，输出141以及由此为漏极端子112和第一端子131处于高电压，即，对应于写入电压的升高的vdd，从而在端子131与控制端子133之间产生期望的高电压并且由此产生电场，其中，如上所述，该电压差或电场可以足够高以便例如通过适当地使铁电材料等极化来以非易失性的方式修改存储元件130的存储状态。另一方面，第二晶体管120处于关断状态，使得由于栅极端子123处的低的栅极电压，非易失性存储元件130的第二端子132被从低电源电压vss“切断”。因此，由于端子132的“浮动”性质，在整个存储元件130上可能存在基本类似的电场条件，由此允许对其中包括的存储介质进行可靠的修改。在其他情况下，如将参照图1c更详细地讨论的，可以采取附加措施，以便更高效地均衡跨元件130的第一和第二端子131、132的电压。
另一方面，当需要以非易失性的方式存储输入162处的低电压状态时，输出161处的输出电压为高的，因此高电压被施加到控制输入133，而另一方面，因为第二晶体管120由于其栅极端子123处的高电压而处于导通状态，所以端子132处的电压处于低电源电压vss。此外，应理解，在此阶段，电源电压之间的差被设置为符合存储元件130的编程或写入要求。因此，在端子132与端子133之间获得足够高的电压差，以便如上所述适当地配置元件130的存储介质。同样在这种情况下，如果需要的话，端子132、131之间的优异的电压均衡可以基于附加的切换元件来实现，而在其他情况下，存储元件130可以被配置为晶体管元件，在被提供作为n沟道类型晶体管时其可以是处于导通状态，由此将端子131、132处的电压基本保持在相同的电平。
因此，通过将电源电压vdd、vss之间的电压差设置(即，增大)为永久重新配置存储元件130所需的值，可以以非易失性的方式存储相应的逻辑状态。另一方面，通过减小电源电压的差异，可以进入标准操作范围，如上所述，由此使能存储单元100的读取和写入操作，而基本不受元件130的非易失性状态的影响。在一些示例性实施例中，可以在断电事件期间引起用于在存储元件130中使用写入操作(即，存储高逻辑状态或低逻辑状态)的电源电压的差异的对应调整，使得在实际上最终切断高电源电压之前，输入162处的最后逻辑状态可以被以非易失性的方式编程或写入到存储元件132中。
例如，非易失性存储元件130可以具有第一状态，其中与例如处于相同的控制电压水平的第二晶体管元件120的电流驱动能力相比，对于端子133处的给定的控制电压，电流驱动能力为相对低的。在这种情况下，在上电事件期间，即使由于某种原因使存储单元100中(例如在反相器160和第二晶体管元件120中)的n沟道晶体管将在其导通状态下被初始化，在电源电压差的增加期间也可以维持基本上非导通的状态。在这种情况下，存储在存储元件130中的逻辑状态将导致在输出141处的高电压状态，而不管其他电路部件中的晶体管的任何初始状态。另一方面，当存储元件130处于这样的状态时：即使关于控制端子133的低电压状态(例如在vss处或附近)在端子131与132之间也建立高导通状态的状态，即使由于某种原因使p沟道晶体管将在其导通状态下被初始化，也将在输出141处维持低电压状态，因为在这种情况下，可以假设，在不限制关于下文的解释的应用的情况下，由于与反相器结构160相比的存储元件130中的附加的自由电荷载流子，输出141可以持续较长的时间段被保持在相对低的电压。在这种情况下，在使电源电压斜升时，可以在输出141处维持可靠的低电压状态，因为然后反相器结构140和反相器结构160的斜升速度的不平衡可以可靠地导致低电压状态，这由此可以表示在已完成上电序列之后的存储单元100的初始逻辑状态。另一方面，当由于任何原因使n沟道晶体管将被初始化为导通状态时，存储元件130将已经处于其导通状态，由此可靠地拉低输出141。结果，在上电过程期间，可以可靠地恢复在存储元件130中以非易失性的方式存储的逻辑状态。
尽管图1a示出了端子162上的传输门170，但是在其他情况下，传输门170可以位于端子161上或端子161、162两者上。因此，应理解，一个传输门，即，双向输入/输出，诸如门170，必须能够驱动至少一个端子161或162用于写入。此外，在进一步的示例性实施例中，可以将附加的输出级，诸如将常规的反相器或三态反相器添加到端子161和/或162。
图1b示意性地示例出根据另外的示例性实施例的存储单元100的电路图，其中相反导电性区域可以用于各种电路元件。如所示出的，第一晶体管元件110可以以连接到低电源电压vss的n沟道晶体管元件的形式并且以与存储元件130一起形成反相器结构140的形式提供。在这种情况下，存储元件130可以被提供为与p沟道晶体管组合，或者可以以p沟道晶体管的形式提供。此外，第二晶体管元件120可以以用于将非易失性存储元件130连接到参考电压以及与参考电压断开的p沟道晶体管的形式来提供，在这种情况下，该参考电压可以由高电源电压vdd表示。类似地，因为反相器结构160的输出与反相器结构140的输入142连接并且其输入与反相器结构140的输出141连接，所以反相器结构160可以提供反馈。此外，可以提供传输门170以便具有如上所述的配置，并由此可以确保与将与存储单元100一起执行的写入和读取操作的兼容性。
应理解，关于图1b的存储单元100的功能特性，可以应用与先前关于图1a所示的存储单元100所讨论的相同的标准，除了相应的电路元件和电源电压的相反的极性之外。
图1c示意性地示例出存储单元100的电路图，该存储单元100可以具有与图1a的存储单元100基本相同的配置，其中另外可以提供切换元件180，以便在特定操作阶段期间以受控的方式连接非易失性存储元件130的第一和第二端子131、132。应理解，在图1c中也示出了“n沟道”配置，其中存储元件130和第二晶体管120可以由n沟道晶体管元件形成或包括n沟道晶体管元件，而第一晶体管元件110可以以p沟道晶体管的形式提供。在其他情况下，切换元件180也可以被提供为跨如图1b所示例的存储元件130的相应端子，其中元件130和第二晶体管元件120基于p沟道晶体管来提供。例如，切换元件180可以具有例如基于一个或多个晶体管元件的任何适当的电路架构的配置，其中用于打开或闭合切换元件180的相应的控制信号可以在相应的栅极端子处提供。
结果，在将期望的逻辑状态“写入”或“编程”到非易失性存储元件130中时，特别是在其中在端子131、132处需要高电压并且在控制端子133处需要低电压的状态(当考虑到表示存储元件130或表示其至少一部分的晶体管元件时，该状态可基本上导致端子131、132之间的非导通状态)下，通过“短接”第一和第二端子131、132，切换元件180的闭合状态可提供优异的编程条件。因此，存储介质(例如，铁电材料)的对应的重新配置可以在优异的条件下完成，因为在端子131、132的每一个处存在基本相同的电位。因此，期望的写入操作可以以高度可靠的方式执行。应理解，在控制端子133处需要高电压并且在端子131、132处需要低电压的写入操作中的切换元件180的闭合状态可能不一定是必需的，因为在这种情况下，存储元件130可能处于高度导通的状态，由此确保在端子131、132处存在基本相同的电位。
图2a示意性地示例出可以以铁电晶体管元件的形式提供的非易失性存储元件230的横截面图。存储元件230由此可以包括栅电极结构233，该栅电极结构233可以接收相应的控制电压或栅电压以调整元件230的操作特性。也就是说，施加在栅电极结构233上的相应的电压可以影响并且由此控制设置在漏极区域231与源极区域232之间的沟道区域234的导电性，漏极区域231和源极区域232因此可以表示元件230的相应的第一和第二端子，也例如如上参照图1a-1c所讨论的。在所示的实例中，可以以n沟道晶体管的形式提供元件230，使得漏极和源极区域231、232可以表示高度n掺杂的半导体区域。此外，如果考虑“体”晶体管架构，则漏极和源极区域231、232可以嵌入在体区域236中。例如，体区域236可以表示p掺杂的半导体材料。在其他示例性实施例中，可以以soi(绝缘体上硅或绝缘体上半导体)配置的形式提供元件230，其中特别地，可以在诸如二氧化硅层的绝缘层(如由237示意性地示出的)上以及上方实现沟道区域234的完全耗尽配置。此外，在这种情况下，漏极和源极区域231、232可以被掩埋绝缘层237垂直地围住(border)。另外，铁电材料235可以被设置在沟道区域234的上方，其可能与另外的电介质材料(未示出)组合，以便可靠地使栅电极材料与沟道区域234绝缘。铁电材料235可以以诸如硅掺杂的氧化铪等的任何适当的材料组合物的形式提供，该适当的材料组合物通常可以根据材料特性和与用于形成元件230和对应的半导体器件中的其他晶体管元件的工艺和材料的兼容性来选择。应进一步理解，图2a的横截面图旨在以非常示意性的方式表示功能部件，其中省略了实际的架构特征等，以便不会不适当地模糊铁电晶体管元件的原理。
例如关于完全耗尽的soi器件，通过在一方面栅电极233与另一方面漏极和源极区域231、232之间施加适当的电压，可以适当地调整铁电材料的极化。如所示出的，可以通过在栅电极233处相对于漏极和源极区域231、232施加适当的负电压来调整极化，由此导致沟道区域234中的负电荷载流子的排斥。因此，在使用比改变材料235的极化所需的电压低的栅极电压进一步地操作元件230时，元件230可呈现相对高的阈值电压，因为然后需要适度高的电压来建立漏极和源极区域231、232之间的导电沟道。
图2b示意性地示例出在其中材料235具有与图2a所示的极化相反的极化的状态下的存储元件230。这可以通过在栅电极233与漏极和源极区域231、232之间施加适度高的电压来实现，这因此可以导致多数电荷载流子的“累积”，即，在这种情况下多数电荷载流子为负电荷载流子，从而显著降低元件230的阈值电压，因为可以在低的或甚至负栅极电压下在沟道区域234中形成导电沟道。
图2c示例出以循环的方式操作铁电晶体管元件时的测量的值，该铁电晶体管元件诸如图2a和2b中示意性示例出的非易失性存储元件230。例如，在初始状态下，可以假设元件230具有适度高的阈值电压，其可以对应于如图2a所示的材料235的极化状态。如图2c右侧的1所示，栅极电压可以增加，以便最终达到“写入”电压，这因此可以导致材料235的重新极化，例如如图2b所示。因此，如图2c右侧的2所示，阈值电压立即降低，例如甚至降至负值。如3所示，由于材料235的大部分分子可能已经以如图2b所示例的方式被极化，因此栅极电压的进一步增加可能对所得到的阈值电压没有任何显著的影响。如4所示，当减小栅极电压时，材料235的极化状态可能不会改变，并且如图2c的左侧所示，在大约+2.5v-3v的栅极电压范围内的器件230的操作对应于具有如所示的非常低的阈值电压的晶体管元件的操作。在进一步降低栅极电压时，如图2c左侧的5所示，材料235的极化状态可以改变，如图2a所示，从而建立或重新建立适度高的阈值电压。因此，当在大约-3v至+2.5v的电压范围内操作该器件时，如图2c的左侧的7所示，晶体管元件230将表现为具有高阈值电压的晶体管。
图2d示意性地示例出处于两个不同状态(即，具有由曲线a表示的低阈值电压和由曲线b表示的高阈值电压)的晶体管元件的相应驱动电流能力。例如，如关于0v的栅极电压那样明显的，低阈值电压状态将导致适度高的驱动电流，而对于高阈值电压器件，相应的电流明显更小几个数量级。即使对于1v的栅极电压，也可以获得驱动电流的明显差异，从而仍然允许基于非常不同的驱动电流来检测两种不同的晶体管状态。
因此，铁电晶体管元件可以被有效地用作非易失性低电压存储元件，其中，在示例性实施例中，可以实现soi配置或完全耗尽的soi配置，由此可能不需要对设置在相应的掩埋绝缘层下方的半导体区域(即，体区域)的特别的处理。另一方面，对于体配置，即，包括体区域236(参见图2a)的配置，为了使铁电材料有效响应于相应的栅极电压，有利的是实施用于在相应写入操作期间将体区域236连接到漏极和源极区域231、232的措施。
诸如图2a和2b中示意性示例出的铁电晶体管元件可以在基于复杂的晶体管元件形成的半导体器件中有效地实现，如稍后将参考图4更详细描述的。
应注意，也可以使用p沟道配置，其中与图2a和图2b中所示的区域相比，可以使用相反的掺杂和反向电压。
图3a示意性地示例出根据另外的示例性实施例的存储单元300的电路图。如图所示例的，存储单元300可以包括具有如同样参考图1a所讨论的配置的两个一位存储结构，其中这两个存储结构彼此交叉耦合，由此形成具有用于同时代表逻辑状态及其相反的对应状态的增强的可靠性的存储单元。如所示出的，第一晶体管310a和对应的非易失性存储元件330a形成反相器结构，如上所述。结合第二晶体管元件320a，可以实现存储元件330a与参考电势的连接和断开连接，即，在这种情况下，该参考电势为低电源电压vss。类似地，第二一位存储结构的第一晶体管可以包括串联连接到非易失性存储元件330b的第一晶体管310b，由此也形成相应的反相器结构，该反相器结构可以通过第二晶体管元件320b与低电源电压vss连接和断开。应理解，所示的配置表示“n沟道”配置，因为非易失性存储元件330a、330b可以由n沟道晶体管配置形成或可以包括n沟道晶体管配置，如上参考图1a以及参考图2a-2d已讨论的。
结果，由第一晶体管元件310a、310b和非易失性存储元件330a、330b表示的反相器结构通过以下方式交叉耦合，该反相器结构与用于连接和断开连接相应的反相器结构的相应的第二晶体管320a、320b组合：将由第一晶体管元件310a和非易失性存储元件330a形成的第一反相器结构的输出节点341a与由第一晶体管元件310b和相应的非易失性存储元件330b形成的第二反相器结构的输入节点342b连接。类似地，由晶体管元件310b和存储元件330b形成的反相器结构的输出节点341b连接到由晶体管元件310a和存储元件330a形成的反相器结构的输入节点342a。
应理解，元件310a、330a、320a的相应栅极端子彼此连接以形成输入节点342a。类似地，元件310b、330b、320b的栅极端子彼此连接，由此形成输入节点342b。另一方面，输出节点341a形成在晶体管元件310a与存储元件330a之间，并且类似地，输出节点341b设置在晶体管元件310b和存储元件330b的连接之间。应进一步注意，晶体管元件310a、310b、320a、320b的漏极和源极端子的配置可以等同于参照图1a详细讨论的对应的配置。类似地，一方面连接到晶体管310a、320a的相应漏极端子以及另一方面连接到晶体管元件310b和320b的相应漏极端子的存储元件330a、330b的端子的配置可以类似于如已参考图1a描述的配置。
此外，存储单元300可以包括第一传输门370a，该第一传输门370a使其的一个端子372a连接至输出节点341b并且在其输入端子371a上接收读取或写入信号。另外，控制端子373a可以连接到用于启用或禁用传输门370a的信号源。类似地，可以提供第二传输门370b以便将其的一个端子372b连接到输出节点341a并且在其输入端子371b处接收读取或写入信号，该读取或写入信号与在传输门370a处提供的读取或写入信号相反。另外，控制端子373b可以连接到传输门370a的控制端子373a。在图3a所示的实施例中，以n沟道晶体管的形式提供传输门370a、370b，然而，在其他实施例中，可以使用任何其他的电路配置来执行存储单元300的读取和写入操作。特别地，应理解，关于传输门370a、370b和相应的上游读取和写入电路的电流驱动能力，应用与先前在图1a的传输门170的上下文中讨论的标准相同的标准。
在基于vss和被选择来避免重新配置非易失性存储元件330a、330b的高电源电压vr来操作存储单元300时，逻辑状态及其相反的逻辑状态可以以如已在图1a的上下文中讨论过的方式类似的方式被写入存储单元300以及从存储单元300中读出。例如，在写入操作期间，可以在输入371a提供逻辑信号，并且可以在端子371b提供反相输入信号。在端子373a、373b处施加高电压控制信号时，一方面，可以将这些信号提供给相应的节点341b、342a，另一方面，可以将这些信号提供给节点341a、342b，从而由于传输门370a、370b和任何上游电路部件的高电流驱动能力，而将相应的状态及其相反的状态强制给存储单元300。在移除端子373a、373b处的控制信号时，维持相应的逻辑状态及其相反的状态，并且可以在操作相应的传输门370a、370b和相应的读取电路(未示出)时在任何适当的时间点读出相应的逻辑状态及其相反的状态，如上同样在图1a的上下文中所讨论的。
当需要特定逻辑状态及其相反的对应状态的非易失性存储时，可以增加电压vr以增加高电源电压vr与低电源电压vss之间的电压差。例如，电压差可以增加到大约4-5v以便分别重新配置对应的存储元件330a、330b。以这种方式，输出节点341a处的瞬时逻辑状态被转换成元件330a的对应的非易失性存储状态，而输出节点341b处的相反的对应状态被接管到存储元件330b中。因此，存储元件330a、330b可以具有其的相应存储介质的相反的状态，该存储介质例如以铁电材料的形式提供，也如在图2a-2b的上下文中讨论的那样。应理解，用于分别将输出节点341a、341b处的相应的逻辑状态转换为对应的存储元件330a、330b的机制可以以如上所述的类似的方式来实现，由此需要相应地增加vr与vss之间的电压差，因此可以通过改变单个电源电压节点上的电压来实现。同样地如上所述，在包括存储单元300的设备的操作期间的任何时间点，可以初始化相应的非易失性存储事件，其中，在示例性实施例中，可以在断电序列期间初始化电压差的相应的增加，从而以非易失性的方式存储存储单元300的最后的逻辑状态。
此外，如上所述，在上电事件时，可以重新建立逻辑状态及其互补状态，从而恢复存储单元300的最后的逻辑状态而不需要任何附加措施。特别地，如上所述，在将相应的存储元件330a、330b的对应的非易失性存储状态转换成输出节点341a、341b处的适当状态时，相应的存储结构(即，一方面为晶体管元件310a、320a和存储元件330a，以及另一方面为晶体管元件310b、320b和存储元件330b)的交叉耦合还提供高度的稳健性和可靠性。例如，如果存储元件330a、330b可以以n沟道配置中的铁电电晶体管元件的形式提供，如例如在图2a-2b的上下文中讨论的那样，则一个器件(例如，存储元件330a)的低阈值电压状态以及和另一个存储元件(即，元件330b)的互补阈值电压状态将可靠地导致在上电期间，在节点341a处建立高电压状态并且在节点341b处建立低电压状态，而不管在上电序列期间p沟道晶体管或n沟道晶体管是否由于器件的不对称性而可能被切换到导通状态，只要提供阈值电压相对于vss的足够显著的差异。
图3b示意性地示例出存储单元300的电路图，该存储单元300可以具有与图3a的存储单元基本相同的配置，除了以下事实：至少存储元件330a、330b和对应的互补晶体管元件310a、310b形成具有p沟道配置的相应的反相器结构。因此，连接到可变高电源电压的相应的第二晶体管320a、320b可以以p沟道晶体管的形式提供。关于图3b的存储单元300的功能特性，除了相关联的晶体管元件的导电类型和对应的电源电压和控制电压的相应的反相之外，可以应用与先前讨论的标准相同的标准。
图3c示意性地示例出根据另外的示例性实施例的存储单元300的电路图，其中基本上使用与图3a中相同的配置，其中另外设置相应的切换元件380a、380b以便分别“短接”对应的存储器元件330a、330b。如已在图1c的上下文中讨论的那样，设置切换元件380a、380b可以通过确保在相应端子331a、332a和331b、332b中的每一个处分别呈现基本相同的电势，而在相应的存储元件330a、330b的写入操作或编程操作期间提供优异的条件，如已在图1c所示的第一和第二端子131、132的上下文中讨论的。
在所示的实施例中，切换元件380a、380b可以以p沟道晶体管的形式提供，其中相应的栅极端子381a、381b连接到标准操作电压vdd。也就是，在使用避免存储元件330a、330b中的任何非易失性写入操作的操作电压vr＝vdd的正常操作期间，切换元件380a、380b处于它们的非导通状态，由此基本上不影响相应的存储元件330a、330b的操作。另一方面，增加在连接到第一晶体管310a、310b的操作电压vr与vss之间的电压差可以导致施加到切换元件380a、380b的栅极端子381a、381b的vdd与vr之间的对应的电压差，从而将这些元件切换到导通状态。因此，一方面，在存储元件330a的端子331a、332a处可以存在基本相同的电势，另一方面，在存储元件330b中的两个端子331b、332b处可以存在互补电势。因此，一旦在控制端子333a、333b处接收到相应的控制电压，诸如铁电材料的存储介质的对应的重新配置可以以甚至更可靠的方式完成。
图3d示意性地示例出根据另外的示例性实施例的存储单元300的电路图，其中p沟道配置可以用于存储元件330a、330b。因此，相应的晶体管310a、310b可以被设置为n沟道晶体管并且可以连接到vr的参考电压，该vr的参考电压在存储单元300的正常操作阶段期间可以被认为是低电源电压的并且在存储元件330a、330b的写入操作期间可以降低。类似地，晶体管320a、320b由此可以以p沟道晶体管元件的形式提供，以便将存储元件330a、330b连接到高电源电压vdd或将存储元件与vdd断开连接。此外，切换元件380a、380b可以以n沟道晶体管的形式来提供，其中该切换元件的栅极端子连接到低电源电压vss。
因此，在基于vdd与vr(可以由此基本上对应于vss)之间的“正常”电压差来操作存储单元300时，可以实现标准的类似静态ram的操作。如上已讨论的，在将电压vr降低到低于vss足够程度以便将相应的晶体管380a、380b切换到导通状态之后，可以桥接对应的存储元件330a、330b，由此提供优异的写入条件。因此，在特定的操作阶段期间，例如，在存储单元300的断电期间，在建立vdd与vr之间所需的增加的电压差之后，对应的互补逻辑状态可以被传送到相应的存储元件330a、330b中，并且同样如上所述，这些互补逻辑状态可以在执行上电序列之后恢复。
图3e示意性地示例出存储单元300的另外的示例性实施例的电路图，该存储单元300可以具有与图3c的存储单元300基本相同的配置，除了相应的切换元件380a、380b的控制端子或栅极端子381a、381b的不同连接。在所示的实施例中，同样如前所述，切换元件380a的栅极端子381a可以连接到由晶体管元件310a和非易失性存储元件330a形成的反相器结构的输入端子342a。类似地，如上所述，切换元件380b的栅极端子381b可以连接到由晶体管310b和非易失性存储元件330b形成的反相器结构的输入节点342b。因此，当电压vr升高以对应于用于在非易失性存储元件330a、330b中执行写入操作所需的电压差时，依赖于分别在输入节点342a、342b处存在的对应的逻辑状态，相应的切换元件380a、380b可以切换到导通或非导通状态。如上所述，例如，假设输入节点342a处于低电压状态，则切换元件380a将处于其导通状态，从而桥接存储元件330a以便更可靠地将低电压状态转换为存储介质的对应配置。另一方面，如果输入节点342a处于高电压状态，则切换元件380a可以保持在其非导通状态，然而这可能不会不利地影响存储元件330a的操作，因为，在这种情况下，存储元件330a与晶体管元件320a一起可以处于它们的导通状态，由此跨存储元件330a获得基本上为零或非常低的电压降。因此，同样在这种情况下，即，非导通切换元件380a的情况下，也可以跨存储元件330a获得精确限定的电压条件，以便可靠地初始化非易失性写入操作。
类似地，可以基于用于存储元件330b的切换元件380b来建立可靠的写入条件，其中与存储元件330a相比，可以建立相应的互补条件。
图3f示意性地示例出根据另外的示例性实施例的存储单元300的电路图，该电路图等同于图3e的布置，除了以下事实：存储元件330a、330b设置有p沟道配置，并且因此相对于如图3e所示的配置的晶体管，以互补配置提供诸如晶体管310a、310b、320a、320b的其他晶体管元件。类似地，切换元件380a、380b被设置为n沟道晶体管，其中相应的栅极端子381a、381b连接到对应的输入节点342a、342b。如已讨论的，输入节点342a是由晶体管310a和与晶体管310a连接的非易失性存储元件330a形成的相应的反相器结构的输入，并且输入节点342b表示由相应的晶体管310b和与该晶体管310b连接的非易失性存储元件330b形成的反相器结构的输入。关于存储单元300的功能特性，应用如先前参考图3e的存储单元300所讨论的标准相同的标准。
应理解，对于如图3e和3f所示的配置，单个参考电压vr和对应的低电源电压vss可以足以用于操作对应的存储单元300。也就是说，这些存储单元300的操作可以是基于例如vr与vss之间的1-3v的期望的相对低的电压差来完成，并且当例如在对应器件的断电期间可能需要到存储元件330a、330b的对应的写入操作时，为了符合存储元件330a、330b的写入条件，可以增加vr以增加电压差。
图3g示意性地示例出根据本公开的示例性实施例的时序图以示例出在存储单元中执行的操作。在所示的实例中，参考存储单元300中的一者，例如参考图3a的存储单元300。通常，时间t沿着水平方向绘制，而各个电路节点处的信号幅度沿垂直方向绘制。
如所示出的，第一时隙390对应于标准操作特性，该标准操作特性可以基于标准的类似静态ram写入操作而被示例出。为此，在传输门370a的输入371a处，可以施加期望的信号电平，例如，低电平信号。另一方面，可以在互补传输门370b的输入371b处施加互补信号。因此，当输入371a、371b处的对应的信号电平将被输入到存储单元300中时，可以确定控制端子373a、373b处的控制信号，即，设定为高电压电平，由此强制相应的输入到存储单元300。因此，输出节点341b可以呈现低电压电平，而互补输出节点341a可以呈现高电压电平，这在去激活相应的传输门370a、370b之后(例如，在重新设定控制端子373a、373b处的控制信号之后)可以被可靠地维持。在这个阶段，即，vr对应于“标准”vdd，根据如上已讨论的操作，对应的逻辑状态可以容易地从存储单元300中读出。
现在可以假设要执行断电序列，使得在时隙391中可以执行非易失性写入操作。也就是说，在相应地降低电源电压之前，为了初始化非易失性存储操作，可以将在正常操作期间保持在电平vdd的参考电压vr(例如如在时隙390的上下文中讨论的)提高到适当的电平以获得所需的电压差。因此，在时隙391期间，如上所述，存储元件330a、330b分别根据输出节点341a、341b处存在的对应的逻辑状态被重新配置。结果，在随后的时隙392期间，其中电压vr有效地降低到0(vss)，对应的状态被以非易失性方式保存在相应的存储元件330a、330b中。
之后，在任何时间，例如可以通过简单地接通电源电压来执行上电过程，并且因此在时隙393期间，电源电压，即，在这种情况下为参考电压vr可以例如升高到正常操作电压vdd，从而如上所述恢复先前存储的逻辑状态。因此，通过简单地增加例如单个电压线上的vr与vss之间的电压差，可以在任何特定时间初始化非易失性写入操作，从而“冻结”非易失性存储元件内的指定的逻辑状态。然后可以在上电事件之后重新建立对应的存储数据，由此提供开始电子器件的操作的可能性，该电子器件包括本公开的处于明确定义的初始状态的存储单元。在示例性实施例中，“冻结”状态可以对应于包括本公开的存储单元的电子器件在断电事件时的状态，从而基于在最后的断电事件之前紧接的盛行(prevail)的相同状态，使得继续关于存储单元和与其相关联的任何电子器件的操作，该电子器件例如为状态机、触发器、静态ram器件等。
应理解，本公开的概念，即，在能够在上电时间期间恢复先前存储的逻辑状态的存储结构中实现非易失性存储能力可以基于离散的(即，非集成的)的电路部件来实现，该电路部件可以例如以印刷电路板上的连接等的形式基于任何适当的技术而被电连接。在其他示例性实施例中，该概念可以以半导体器件的形式实现，该半导体器件在单个半导体芯片内包括多个电路部件，诸如晶体管元件、存储元件。
图4示意性地示例出存储单元400的截面图，该存储单元400可以具有与先前在存储单元或存储结构100和300以及铁电晶体管元件230的上下文中讨论的相似的电子配置。为了方便起见，在图4中仅示出一些部件，以便不会过度地使附图复杂化。
如所示出的，存储单元400可以包括可以以互补晶体管的形式提供的第一和第二晶体管元件410、420，即，第一晶体管410可以被设置为n沟道晶体管并且第二晶体管420可以被设置为p沟道晶体管，反之亦然。此外，可以提供存储元件430，其可以包括晶体管元件或者可以以晶体管元件的形式提供，其中在示例性实施例中，存储元件430可以以与第一和第二晶体管元件410、420的配置和架构以及相应的制造技术高度兼容的配置来提供。如上所述，第一晶体管元件410和存储元件430可以形成反相器结构，因此第一晶体管元件410和存储元件430可以包括或代表互补晶体管对。
第一和第二晶体管元件410、420以及存储元件430可以包括相应的栅电极结构413、423、433，栅电极结构413、423、433中的每一个可以包括例如由任何适当材料形成的隔离物元件438，以提供期望的绝缘和/或封装效果。如根据考虑到的相应技术节点可能需要的，各个栅电极结构433、413、423可以包括任何适当的电极材料，诸如掺杂的多晶硅、含金属的材料、掺杂锗的材料等或其任何组合。然而，在复杂的应用中，依赖于整个器件架构，相应的栅电极结构的长度l可以符合对应的技术节点，并且其可以在50nm以及明显更小，例如28nm以及更小的范围内。此外，栅电极结构433、413、423可以分别包括电介质层或层系统437、417、427，该电介质层或层系统可以包括可能与高k电介质材料结合的“标准”电介质材料，诸如二氧化硅、氮化硅、氮氧化硅等，高k电介质材料被理解为具有10以及更大的介电常数的材料。例如，基于氧化铪的材料等可以用于上下文中的栅极电介质层，以提供优异的整体晶体管性能。特别地，在复杂的应用中，高k电介质材料可以与含金属的电极材料结合使用，以更进一步地提升整体晶体管性能。
在示例性实施例中，如上所述，在与存储元件430相同的信号路径中操作并且因此与存储元件430在功能上组合的各种晶体管元件的栅极电介质材料被适当地设计，以便承受用于在存储元件430上执行写入操作所需的电压。也就是说，通常地，复杂的晶体管可以在约1-3v或甚至更低的相对低的电源电压下操作，其中通常地，对应的栅极电介质材料被调整到这个低电压范围。另一方面，到存储元件430的写入可能需要高达5v的范围内的栅极电压，并且因此可能需要实现充分电稳定的栅极电介质材料，例如通过提供相应厚度的栅极电介质材料以便在对存储元件430执行写入操作所需的电压下使能晶体管410、420的可靠操作。应理解，相同的标准也适用于任何晶体管元件，该晶体管元件可能必须在以用于以非易失性的方式存储逻辑状态的写入操作中操作存储单元400之后，基于增加的电源电压来操作。
在所示例出的实施例中，在一个示例性实施例中，存储元件430的栅电极结构433可以包括存储介质，该存储介质为以在电介质材料437上和上方形成的铁电材料435的形式，其中在一些示例性实施例中，可以通过使用基于氧化铪或任何其他材料系统的铁电材料来实现高程度的工艺兼容性，该铁电材料也可以用于形成常规晶体管的环境中，或者可以至少与对应的制造工艺兼容。
此外，可以在元件430中设置相应的漏极和源极区域431、432，可以在晶体管元件410中设置漏极和源极区域411、412，并且可以在晶体管元件420中设置漏极和源极区域421、422。本实施例中的对应漏极和源极区域被以凸起的配置示例出并且表示用于n沟道晶体管的n导电性和用于p沟道晶体管的p导电性的高度掺杂的半导体区域。此外，可以设置相应的沟道区域434、414、424以符合整个晶体管架构。
例如，也如上所述，在复杂的应用中，晶体管元件410、420以及存储元件430可以以完全耗尽的soi晶体管元件的形式提供，使得对应的沟道区域是具有10nm以及明显更小，例如8nm以及更小的厚度的基本上未被掺杂的半导体材料。应进一步理解，最初可以制备用于不同类型晶体管的基本半导体材料，以便例如通过为某些类型的晶体管元件提供硅/锗混合物来提高整体晶体管性能。因此，存储元件430和晶体管元件410、420的相应的沟道区域以及相应的漏极和源极区域可以基于初始非常薄的半导体层形成，如图4中的403示意性示出的。此外，可以提供诸如掩埋二氧化硅层等的掩埋绝缘层402，以获得期望的soi配置。在其他情况下，当考虑体配置时，初始半导体层403可以被提供具有适当的厚度，而对应的体区域可以被设置在存储元件430和晶体管元件410、420的相应的漏极和源极区域以及沟道区域下方。
此外，可以使用诸如硅材料、锗材料等的衬底材料401来根据总体工艺要求在该衬底材料401上形成各种电路元件。此外，特定器件区域和互补晶体管可以通过诸如浅沟槽隔离等的适当的隔离结构405分隔开。
如图4所示例的存储单元400可根据用于形成诸如晶体管410、420的复杂晶体管元件的工艺技术来形成，其中如上所述，特别地，形成栅极电介质层或层系统417、427以承受存储单元430所需的写入电压。由此，为了获得所需的栅极长度l，可以基于复杂的光刻技术来形成栅电极结构，其中，在沉积一个或多个栅极材料之前，可以通过氧化、沉积等形成栅极电介质材料，以便满足关于击穿电压的上述特定要求。此外，在用于形成栅极电介质材料的工艺期间和之后，可以选择性地在栅电极结构433中形成铁电材料435，以符合存储元件430的总体要求。例如，在示例性实施例中，当使用掺杂硅的氧化铪材料时，可以将铁电材料435的厚度调整到大约8-12nm的范围。在其他情况下，当考虑其他铁电材料和/或不同的器件架构时，可以使用实验或模拟或其组合来获得材料435的期望目标厚度。应理解，电介质材料437可以在形成栅极电介质层417、427的情况下形成，并且可以具有大约1-1.5nm的厚度，然而，可以使用其他值，这依赖于整体器件配置。
在图案化栅电极结构之前和/或之后，可以例如在定义阱区等的情况下，特别是关于体配置的情况下执行适当的注入工艺，然后如果需要，进行退火工艺。之后，如图4所示，可以例如通过对与沟道区域434、414、424邻近的相应半导体材料进行掺杂和/或为了获得升高的漏极和源极配置通过生长原位掺杂的半导体材料来形成相应的漏极和源极区域。在一些示例性实施例中，与漏极和源极区域431、432邻近并连接到沟道区域434的延伸区域(未示出)可以通过使用关于存储元件430的n沟道配置的约5kev的注入能量和约1014cm-2的剂量的砷离子的离子注入来形成，从而实现诸如±5v的期望范围的写入电压的优异的长期操作稳定性。
进一步的处理可以通过沉积含金属的材料来继续，以在栅电极结构中获得高导电的接触区域(未示出)以及漏极和源极区域，随后用电介质材料(未示出)封装所得结构，该电介质材料随后可以被图案化以形成到相应器件区域的接触开口，然后可以用适当的含金属的材料填充该接触开口。之后，可以形成一个或多个金属化层(未示出)，以根据整体器件要求电连接各种电路元件。
结果，上面讨论的概念可以在现有的半导体平台和工艺技术的基础上有效地实现，以便在单个位层级建立具有非易失性存储能力的存储结构或存储单元。在示例性实施例中，例如基于诸如晶体管元件430的铁电晶体管元件，可以在存储结构的操作期间的任何期望的时间点存储逻辑状态，其中可以在上电事件期间完成先前存储的逻辑状态的恢复而不需要任何额外措施。以这种方式，可以提供有效的状态机、触发器，静态ram区域等，以便在单个位层级上具有非易失性存储能力，其中可以在单个电压节点处调整写入电压的基础上建立单个位的存储。
上面公开的特定实施例仅是示例性的，因为本发明可以通过对于获益于此处的教导的本领域的技术人员显而易见的不同但等效的方式进行变型和实践。例如，上面提出的工艺步骤可以以不同的顺序执行。此外，除了以下权利要求中所述以外，本文所示的结构或设计的细节不受任何限制。因此，显而易见的是，上述公开的特定实施例可以被改变或变型，并且所有这些变化都被认为在本发明的范围和精神内。需要指出，本说明书和所附权利要求中使用诸如“第一”、“第二”、“第三”或“第四”的术语来描述各种工艺或结构只是用作对这些步骤/结构的简略参考，并不一定暗示以该有序的顺序执行/形成这样的步骤/结构。当然，取决于准确的权利要求语言，可能需要也可能不需要这些工艺的有序的顺序。因此，本文寻求的保护在下面的权利要求中提出。