本发明涉及半导体集成电路制造领域，特别是涉及一种静态随机存取内存(sram)的字组线偏压产生器；本发明还涉及一种sram的字组线偏压产生方法。
背景技术
如图1所示，是现有sram的存储单元电路图；sram的存储单元101包括互为反相的q位节点和qb位节点；所述sram中的各所述存储单元101排列成阵列结构1。
所述sram的存储单元101为6t型结构，互为反相的q位节点和qb位节点由两个cmos反相器耦合连接形成，图1中，所述存储单元101的两个cmos反相器分别为：由pmos管mp1和nmos管mn3组成的cmos反相器102a以及由pmos管mp2和nmos管mn4组成的cmos反相器102b。
所述sram的阵列结构1为：
各所述存储单元101的所述q位节点连接第一nmos管mn1的源极，各所述存储单元101的所述qb位节点连接第二nmos管mn2的源极，同一列的各所述存储单元101的所述第一nmos管mn1的漏极连接到同一根第一位线bl，同一列的各所述存储单元101的所述第二nmos管mn2的漏极连接到同一根第二位线blb。
同一行的各所述存储单元101的所述第一nmos管mn1的栅极和所述第二nmos管mn2的栅极都连接到同一根所述字组线wl。
由图1所示可知，当对所述字组线wl加高电平时，第一nmos管mn1和第二nmos管mn2会打开，并能通过对第一位线bl和第二位线blb的信号的读取实现对所述存储单元101的存储信息即q位节点和qb位节点的值进行读取。如图2a所示，是现有方法对sram的存储单元进行读取且读取正常时的信号时序图；图2a中，曲线201表示第一位线bl的信号曲线，曲线201表示第二位线blb的信号曲线，曲线203表示字组线wl的信号曲线，曲线204表示q位节点的信号曲线,曲线205表示qb位节点的信号曲线，这里假设了q位节点所存储的信号为1，qb位节点所存储的信号为0。可以看出，当字组线wl为低电平时，第一位线bl和第二位线blb重合；当字组线wl为高电平时，第一nmos管mn1和第二nmos管mn2都导通，第二位线blb会和qb位节点连接并通过nmos管mn4接地，故第二位线blb的电压会逐渐降低为0v，qb位节点的电压则会先升高，之后再慢慢降低直到降低为0v。第一位线bl的电压则保持为高电平，同时q位节点的电压则在和第一位线bl导通的瞬间由小幅的升高并随之降低，之后在字组线wl切换为低电平时q位节点的电压有小幅降低并随之增加。
为了提高读取速率往往会增加字组线wl的电压，但是这会带来干扰翻转(data-flip)的问题，即会在工艺、电压和温度(pvt)的变化下会产生干较大几率的读取干扰翻转问题。图2b是现有方法对sram的存储单元进行读取且读取出现干扰翻转时的信号时序图；由图2b所示可知，由于在字组线wl切换为高电平时，qb位节点的电压会升高而q位节点的电压会降低，当二者相等时就会出现翻转，如虚线圈206所示，翻转后的q位节点的信息变为0，而qb位节点的信息变为1，和原始存储的信息正好相反。
为了避免出现图2b所示的读取时产生干扰翻转的现象，现有方法往往会降低字组线wl的电压大小，如图2c所示，是现有方法中在图2b的基础上降低字组线电压后对sram的存储单元进行读取且读取正常时的信号时序图；可以看出，图2c中的字组线wl的高电平的电压得到了降低且低于q位节点的电压，这时qb位节点和q位节点的电压很好的分开了，没有出现qb位节点和q位节点的电压相等的情形，所以不会发生干扰翻转的现象。
但是，降低字组线wl的电压后，会带来读取速率变慢的缺陷，所以现有方法为了实现正确的读取，会牺牲读取速率这一重要的性能。
技术实现要素：
本发明所要解决的技术问题是提供一种sram的字组线偏压产生器，能在保证不会产生读取干扰的条件下为sram的字组线提供最大的电压，从而使sram的字组线的电压得到最优化，能保证正确读取的同时提高读取速率。为此，本发明还提供一种sram的字组线偏压产生方法。
为解决上述技术问题，本发明提供的sram的字组线偏压产生器中，sram的存储单元包括互为反相的q位节点和qb位节点；所述sram中的各所述存储单元排列成阵列结构；所述阵列结构中的字组线的电压由字组线偏压产生器提供。
所述字组线偏压产生器包括：存储单元校正行，读取干扰侦测电路，电压调节电路。
所述存储单元校正行由一行所述存储单元组成，所述存储单元校正行中的各所述存储单元的第一nmos管的栅极和第二nmos管的栅极都连接到校正字线；所述存储单元校正行的各所述存储单元的所述第一nmos管的漏极的都连接在一起并连接到预充电单元的第一端，所述存储单元校正行的各所述存储单元的所述第二nmos管的漏极的都连接在一起并连接到所述预充电单元的第二端。
时钟信号通过第一反相器和第二反相器连接到所述校正字线。
所述电压调节电路的时钟端连接时钟信号，所述电压调节电路的控制端连接所述读取干扰侦测电路的输出端。
所述电压调节电路的输出端连接到所述阵列结构的所述字组线以及所述第二反相器的电源端。
所述电压调节电路的输出电压可调，所述字组线偏压产生器通过如下校正步骤调节最终输出到所述字组线的所述电压调节电路的输出电压：
步骤一、所述电压调节电路的输出电压选取为电源电压。
步骤二、在所述时钟信号的控制下对所述存储单元校正行的各所述存储单元进行读取，通过所述读取干扰侦测电路检测在对所述存储单元校正行的各所述存储单元的读取过程中有没有产生干扰翻转并形成检测结果信号发送到所述电压调节电路的控制端。
步骤三、所述电压调节电路根据所述检测结果信号调节所述电压调节电路的输出电压；如果所述检测结果信号为存在干扰翻转情形，则降低所述电压调节电路的输出电压，之后重复进行步骤二。
如果所述检测结果信号为不存在干扰翻转情形，所述电压调节电路的输出电压不变并作为最终输出到所述字组线的输出电压。
进一步的改进是，所述读取干扰侦测电路由多个读取干扰侦测单元组成，各所述读取干扰侦测单元排列成一行，所述读取干扰侦测电路所包括的所述读取干扰侦测单元的数量和所述存储单元校正行的所述存储单元的数量相同，各所述读取干扰侦测单元和所述存储单元校正行中的一个所述存储单元相对应，且各所述读取干扰侦测单元的输入端连接对应的所述存储单元校正行的所述存储单元的数据节点，各所述读取干扰侦测单元的输出端输出对所连接的所述存储单元的干扰翻转检测结果并作为所述检测结果信号中的一位。
进一步的改进是，各所述读取干扰侦测单元由一个第三反相器组成。
进一步的改进是，各所述读取干扰侦测单元的输入端连接对应的所述存储单元的qb位节点；或者，各所述读取干扰侦测单元的输入端连接对应的所述存储单元的q位节点。
进一步的改进是，各所述读取干扰侦测单元的第三反相器为cmos反相器。
进一步的改进是，所述电压调节电路包括：
参考电压产生电路，第一比较器，第一pmos管。
所述参考电压产生电路的时钟端作为所述电压调节电路的时钟端。
所述参考电压产生电路的控制端作为所述电压调节电路的控制端。
所述参考电压产生电路的输出端连接所述第一比较器的第一输入端，所述第一比较器的输出端连接所述第一pmos管的栅极，所述第一pmos管的源极连接电源电压，所述第一pmos管的漏极连接所述第一比较器的第二输入端且所述第一pmos管的漏极作为所述电压调节电路的输出端。
所述参考电压产生电路的输出端输出的参考电压在控制端的所述检测结果信号的控制下调节。
进一步的改进是，所述预充电单元包括第二pmos管和第三pmos管，所述第二pmos管的源极和所述第三pmos管的源极都连接电源电源。
所述第二pmos管的漏极作为所述预充电单元的第一端。
所述第三pmos管的漏极作为所述预充电单元的第二端。
所述第二pmos管的栅极和所述第三pmos管的栅极都连接所述时钟信号。
进一步的改进是，所述预充电单元还包括第四pmos管，所述第四pmos管的栅极连接所述第二pmos管的栅极，所述第四pmos管的源极连接所述第二pmos管的漏极，所述第四pmos管的漏极连接所述第三pmos管的漏极。
进一步的改进是，所述sram的存储单元为6t型结构，互为反相的q位节点和qb位节点由两个cmos反相器耦合连接形成。
进一步的改进是，所述sram的阵列结构为：
各所述存储单元的所述q位节点连接所述第一nmos管的源极，各所述存储单元的所述qb位节点连接所述第二nmos管的源极，同一列的各所述存储单元的所述第一nmos管的漏极连接到同一根第一位线，同一列的各所述存储单元的所述第二nmos管的漏极连接到同一根第二位线。
同一行的各所述存储单元的所述第一nmos管的栅极和所述第二nmos管的栅极都连接到同一根所述字组线。
为解决上述技术问题，本发明提供的sram的字组线偏压产生方法中，sram的存储单元包括互为反相的q位节点和qb位节点；所述sram中的各所述存储单元排列成阵列结构；所述阵列结构中的字组线的电压由字组线偏压产生器提供。
所述字组线偏压产生器包括：存储单元校正行，读取干扰侦测电路，电压调节电路。
所述存储单元校正行由一行所述存储单元组成，所述存储单元校正行中的各所述存储单元的第一nmos管的栅极和第二nmos管的栅极都连接到校正字线；所述存储单元校正行的各所述存储单元的所述第一nmos管的漏极的都连接在一起并连接到预充电单元的第一端，所述存储单元校正行的各所述存储单元的所述第二nmos管的漏极的都连接在一起并连接到所述预充电单元的第二端。
时钟信号通过第一反相器和第二反相器连接到所述校正字线。
所述电压调节电路的时钟端连接时钟信号，所述电压调节电路的控制端连接所述读取干扰侦测电路的输出端。
所述电压调节电路的输出端连接到所述阵列结构的所述字组线以及所述第二反相器的电源端。
所述电压调节电路的输出电压可调，所述字组线偏压产生器通过如下校正步骤调节最终输出到所述字组线的所述电压调节电路的输出电压：
步骤一、所述电压调节电路的输出电压选取为电源电压。
步骤二、在所述时钟信号的控制下对所述存储单元校正行的各所述存储单元进行读取，通过所述读取干扰侦测电路检测在对所述存储单元校正行的各所述存储单元的读取过程中有没有产生干扰翻转并形成检测结果信号发送到所述电压调节电路的控制端。
步骤三、所述电压调节电路根据所述检测结果信号调节所述电压调节电路的输出电压；如果所述检测结果信号为存在干扰翻转情形，则降低所述电压调节电路的输出电压，之后重复进行步骤二。
如果所述检测结果信号为不存在干扰翻转情形，所述电压调节电路的输出电压不变并作为最终输出到所述字组线的输出电压。
进一步的改进是，所述读取干扰侦测电路由多个读取干扰侦测单元组成，各所述读取干扰侦测单元排列成一行，所述读取干扰侦测电路所包括的所述读取干扰侦测单元的数量和所述存储单元校正行的所述存储单元的数量相同，各所述读取干扰侦测单元和所述存储单元校正行中的一个所述存储单元相对应，且各所述读取干扰侦测单元的输入端连接对应的所述存储单元校正行的所述存储单元的数据节点，各所述读取干扰侦测单元的输出端输出对所连接的所述存储单元的干扰翻转检测结果并作为所述检测结果信号中的一位。
进一步的改进是，各所述读取干扰侦测单元由一个第三反相器组成。
进一步的改进是，各所述读取干扰侦测单元的输入端连接对应的所述存储单元的qb位节点；或者，各所述读取干扰侦测单元的输入端连接对应的所述存储单元的q位节点。
进一步的改进是，所述电压调节电路包括：
参考电压产生电路，第一比较器，第一pmos管。
所述参考电压产生电路的时钟端作为所述电压调节电路的时钟端。
所述参考电压产生电路的控制端作为所述电压调节电路的控制端。
所述参考电压产生电路的输出端连接所述第一比较器的第一输入端，所述第一比较器的输出端连接所述第一pmos管的栅极，所述第一pmos管的源极连接电源电压，所述第一pmos管的漏极连接所述第一比较器的第二输入端且所述第一pmos管的漏极作为所述电压调节电路的输出端。
所述参考电压产生电路的输出端输出的参考电压在控制端的所述检测结果信号的控制下调节。
本发明字组线偏压产生器为sram的阵列结构的字组线提供的电压是校正步骤得到的，校正步骤从最大的电源电压开始进行读取测试并进行检测，并更加检测结果是否存在干扰翻转来进行字组线偏压产生器的输出电压的调节，最后能够保证在不存在读取干扰翻转的条件下得到最大的字组线偏压产生器的输出电压，不存在读取干扰翻转则能保证对sram的存储单元的正确读取，而字组线的电压越大则对sram的存储单元的读取速率越快，所以本发明能在保证不会产生读取干扰的条件下为sram的字组线提供最大的电压，从而使sram的字组线的电压得到最优化，能保证正确读取的同时提高读取速率；同时，本发明还不会对时钟信号产生影响，不会影响时钟控制。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有sram的存储单元电路图；
图2a是现有方法对sram的存储单元进行读取且读取正常时的信号时序图；
图2b是现有方法对sram的存储单元进行读取且读取出现干扰翻转时的信号时序图；
图2c是现有方法中在图2b的基础上降低字组线电压后对sram的存储单元进行读取且读取正常时的信号时序图；
图3是本发明实施例sram的字组线偏压产生器的电路图；
图4是本发明实施例sram的字组线偏压产生器的输出电压调节的流程图；
图5是图4对应的字组线偏压产生器的输出电压调节过程中的信号时序图。
具体实施方式
如图3所示，是本发明实施例sram的字组线偏压产生器的电路图；图4是本发明实施例sram的字组线偏压产生器的输出电压vtrim调节的流程图；图5是图4对应的字组线偏压产生器的输出电压vtrim调节过程中的信号时序图，本发明实施例sram的字组线偏压产生器中，sram的存储单元101包括互为反相的q位节点和qb位节点；所述sram中的各所述存储单元101排列成阵列结构1；所述阵列结构1中的字组线wl的电压由字组线偏压产生器提供。
所述存储单元101的结构请参考图1所示，所述sram的存储单元101为6t型结构，互为反相的q位节点和qb位节点由两个cmos反相器耦合连接形成，图1中，所述存储单元101的两个cmos反相器分别为：由pmos管mp1和nmos管mn3组成的cmos反相器102a以及由pmos管mp2和nmos管mn4组成的cmos反相器102b。在图3中，直接显示cmos反相器102a和102b。
所述sram的阵列结构1为：
各所述存储单元101的所述q位节点连接第一nmos管mn1的源极，各所述存储单元101的所述qb位节点连接第二nmos管mn2的源极，同一列的各所述存储单元101的所述第一nmos管mn1的漏极连接到同一根第一位线bl，同一列的各所述存储单元101的所述第二nmos管mn2的漏极连接到同一根第二位线blb。
同一行的各所述存储单元101的所述第一nmos管mn1的栅极和所述第二nmos管mn2的栅极都连接到同一根所述字组线wl。
所述字组线偏压产生器包括：存储单元校正行2，读取干扰侦测电路3，电压调节电路。
所述存储单元校正行2由一行所述存储单元101组成，所述存储单元校正行2中的各所述存储单元101的第一nmos管mn1的栅极和第二nmos管mn2的栅极都连接到校正字线dmywl；所述存储单元校正行2的各所述存储单元101的所述第一nmos管mn1的漏极的都连接在一起并连接到预充电单元3的第一端，所述存储单元校正行2的各所述存储单元101的所述第二nmos管mn2的漏极的都连接在一起并连接到所述预充电单元3的第二端。
时钟信号clk通过第一反相器6a和第二反相器6b连接到所述校正字线dmywl。
所述电压调节电路的时钟端连接时钟信号clk，所述电压调节电路的控制端连接所述读取干扰侦测电路3的输出端。
所述电压调节电路的输出端连接到所述阵列结构1的所述字组线wl以及所述第二反相器6b的电源端。
本发明实施例中，所述读取干扰侦测电路3由多个读取干扰侦测单元31组成，各所述读取干扰侦测单元31排列成一行，所述读取干扰侦测电路3所包括的所述读取干扰侦测单元31的数量和所述存储单元校正行2的所述存储单元101的数量相同；图3中显示同一行的所述存储单元校正行2的所述存储单元101的数量为n如图3中的xn所示，为整数；所述读取干扰侦测单元31的数量也为n。
各所述读取干扰侦测单元31和所述存储单元校正行2中的一个所述存储单元101相对应，且各所述读取干扰侦测单元31的输入端连接对应的所述存储单元校正行2的所述存储单元101的数据节点，各所述读取干扰侦测单元31的输出端输出对所连接的所述存储单元101的干扰翻转检测结果并作为所述检测结果信号vreftunning中的一位；由于所述读取干扰侦测单元31的数量为n，故最后所述检测结果信号vreftunning包括n位信号，
各所述读取干扰侦测单元31由一个第三反相器组成。较佳为，各所述读取干扰侦测单元31的第三反相器为cmos反相器。
各所述读取干扰侦测单元31的输入端连接对应的所述存储单元101的qb位节点。在其它实施例中也能为：各所述读取干扰侦测单元31的输入端连接对应的所述存储单元101的q位节点。
图3中，各所述读取干扰侦测单元31的输出端还连接反相器32的输入端，并通过反相器32的反相后输出各所述读取干扰侦测单元31所检测的信号。
所述电压调节电路包括：
参考电压产生电路4，第一比较器5，第一pmos管mp101。
所述参考电压产生电路4的时钟端作为所述电压调节电路的时钟端。
所述参考电压产生电路4的控制端作为所述电压调节电路的控制端。
所述参考电压产生电路4的输出端连接所述第一比较器5的第一输入端，所述第一比较器5的输出端连接所述第一pmos管mp101的栅极，所述第一pmos管mp101的源极连接电源电压vdd，所述第一pmos管mp101的漏极连接所述第一比较器5的第二输入端且所述第一pmos管mp101的漏极作为所述电压调节电路的输出端。本发明实施例中，所述第一比较器5的第一输入端的反相输入端即-端，所述第一比较器5的第二输入端为正相输入端即+端。
所述参考电压产生电路4的输出端输出的参考电压vref在控制端的所述检测结果信号vreftunning的控制下调节。
所述预充电单元3包括第二pmos管mp102和第三pmos管mp103，所述第二pmos管mp102的源极和所述第三pmos管mp103的源极都连接电源电压vdd。
所述第二pmos管mp102的漏极作为所述预充电单元3的第一端。
所述第三pmos管mp103的漏极作为所述预充电单元3的第二端。
所述第二pmos管mp102的栅极和所述第三pmos管mp103的栅极都连接所述时钟信号clk。
所述预充电单元3还包括第四pmos管mp104，所述第四pmos管mp104的栅极连接所述第二pmos管mp102的栅极，所述第四pmos管mp104的源极连接所述第二pmos管mp102的漏极，所述第四pmos管mp104的漏极连接所述第三pmos管mp103的漏极。
所述电压调节电路的输出电压vtrim可调，如图4所示，所述字组线偏压产生器通过如下校正步骤调节最终输出到所述字组线wl的所述电压调节电路的输出电压vtrim：
步骤一、所述电压调节电路的输出电压vtrim选取为电源电压vdd。
步骤二、在所述时钟信号clk的控制下对所述存储单元校正行2的各所述存储单元101进行读取，通过所述读取干扰侦测电路3检测在对所述存储单元校正行2的各所述存储单元101的读取过程中有没有产生干扰翻转并形成检测结果信号vreftunning发送到所述电压调节电路的控制端。
步骤三、所述电压调节电路根据所述检测结果信号vreftunning调节所述电压调节电路的输出电压vtrim；如果所述检测结果信号vreftunning为存在干扰翻转情形，则降低所述电压调节电路的输出电压vtrim，之后重复进行步骤二。
如果所述检测结果信号vreftunning为不存在干扰翻转情形，所述电压调节电路的输出电压vtrim不变并作为最终输出到所述字组线wl的输出电压vtrim。
如图5所示，开始对应于步骤一所述电压调节电路的输出电压vtrim选取为电源电压vdd时情形，经过时钟信号clk加到校正字线dmywl的电压最大即为电源电压vdd，在校正字线dmywl为电源电压vdd时，可以看出，经过步骤二读取操作之后，q和qb位节点的所存储的信号会发生干扰翻转，如虚线权302所示。这时后续步骤中需要减少所述电压调节电路的输出电压vtrim，时钟信号clk为高电平时校正字线dmywl的电压会降低，之后重复进行步骤二和步骤三，每增加一次循环，校正字线dmywl在时钟信号clk为高电平时的电压就会降低一些，如图5中的箭头线301所示。最后，在结束位置对应的时钟周期内，q和qb位节点的所存储的信号不会发生干扰翻转，这时能保证对存储单元进行正确读取，所以能做sram的阵列结构中的字组线的电压。
本发明实施例字组线偏压产生器为sram的阵列结构1的字组线wl提供的电压是校正步骤得到的，校正步骤从最大的电源电压vdd开始进行读取测试并进行检测，并更加检测结果是否存在干扰翻转来进行字组线偏压产生器的输出电压vtrim的调节，最后能够保证在不存在读取干扰翻转的条件下得到最大的字组线偏压产生器的输出电压vtrim，不存在读取干扰翻转则能保证对sram的存储单元101的正确读取，而字组线wl的电压越大则对sram的存储单元101的读取速率越快，所以本发明实施例能在保证不会产生读取干扰的条件下为sram的字组线wl提供最大的电压，从而使sram的字组线wl的电压得到最优化，能保证正确读取的同时提高读取速率。同时，本发明实施例还不会对时钟信号产生影响，不会影响时钟控制。
本发明实施例sram的字组线wl偏压产生方法中，所述字组线偏压产生器通过如下校正步骤调节最终输出到所述字组线wl的所述电压调节电路的输出电压vtrim：
步骤一、所述电压调节电路的输出电压vtrim选取为电源电压vdd。
步骤二、在所述时钟信号clk的控制下对所述存储单元校正行2的各所述存储单元101进行读取，通过所述读取干扰侦测电路3检测在对所述存储单元校正行2的各所述存储单元101的读取过程中有没有产生干扰翻转并形成检测结果信号vreftunning发送到所述电压调节电路的控制端。
步骤三、所述电压调节电路根据所述检测结果信号vreftunning调节所述电压调节电路的输出电压vtrim；如果所述检测结果信号vreftunning为存在干扰翻转情形，则降低所述电压调节电路的输出电压vtrim，之后重复进行步骤二。
如果所述检测结果信号vreftunning为不存在干扰翻转情形，所述电压调节电路的输出电压vtrim不变并作为最终输出到所述字组线wl的输出电压vtrim。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。