本案是分案申请。该分案的母案是申请日为2014年1月8日、申请号为201480007494.4、发明名称为“存储器装置及验证数据路径完整性的方法”的发明专利申请案。
相关申请案
本申请案主张2013年1月14日申请的第61/752,137号美国临时申请案及2013年6月17日申请的第13/919,135号美国非临时申请案的权益，所述申请案以全文引用的方式并入本文中。
本实施例大体上涉及存储器装置且特定实施例涉及存储器装置中的数据路径完整性。
背景技术
存储器装置(其有时在本文中称为“存储器”)通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)及快闪存储器。
快闪存储器装置已发展为用于广泛电子应用的非易失性存储器的流行来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。通过对电荷存储结构(例如浮动栅极或捕集层或其它物理现象)的编程所引起的所述单元的阈值电压的变化确定每一单元的数据状态。利用快闪存储器装置的常见电子系统包含(但不限于)个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、家电、车辆、无线装置、蜂窝式电话及可装卸式存储器模块，且快闪存储器的用途不断扩大。
快闪存储器通常利用被称为nor快闪及nand快闪的两个基本架构中的一者。所述名称源自用于读取所述装置的逻辑。在nor快闪架构中，一串存储器单元与耦合到数据线(例如通常被称为数字(例如，位)线的数据线)的每一存储器单元并联耦合。在nand快闪架构中，一串存储器单元仅与耦合到位线的所述串的第一存储器单元串联耦合。
随着电子系统的性能及复杂性增加，对系统中的额外存储器的需求也增加。然而，为了不断降低所述系统的成本，必须将部件数量保持在最小值。可通过使用例如多电平单元(mlc)的技术增加集成电路的存储器密度来完成此目标。例如，mlcnand快闪存储器为非常具成本效益的非易失性存储器。
存储器装置的一个以上部分可影响呈位错误形式的数据完整性。例如，位错误率可由数据路径位错误及阵列位错误引起。阵列路径错误通常由数据单元未正确编程引起或由具有与其所要阈值电压的阈值电压偏移的单元引起。
存储器装置(例如nand存储器装置)中的数据路径包括介于存储器单元阵列、寄存器(例如页寄存器及高速缓冲存储寄存器)与输入/输出(i/o)垫之间的物理路径，其中导电迹线连接所述组件。i/o垫通常外接于所述存储器装置的外部，且可通过裸片的大部分在物理上与所述阵列及寄存器分离。数据路径错误可归因于(例如)信号完整性问题、功率传输问题、接地反弹、噪声及类似问题而发生。此类数据路径错误可使阵列路径错误(阵列错误为单元故障或vt偏移)的比率或严重程度进一步恶化或增大。数据路径错误可为偶发的，但大多不可预测。数据路径位错误可被称为硬错误。
存储器装置的控制器通常使允许所述控制器修正某个水平的原始位错误率(rber)的许多错误校正可用。使用错误校正方案(例如低密度奇偶校验(ldpc)及其它类型的错误校正)，硬错误更难以校正且使用更多数量的任何可用错误校正。当存储器装置错误发生时，用户通常不能区分是哪一类型的错误(数据路径位错误或阵列位错误)引起所述错误。
出于上述原因且出于所属领域的一般技术人员在阅读且理解本说明书之后将明白的其它原因，在此项技术中需要区分存储器中的数据路径位错误与阵列位错误。
技术实现要素：
本申请的一个方面提供一种验证存储器装置中的数据路径完整性的方法，其包括：将第一组数据从所述存储器装置外部的数据源加载到所述存储器装置的第一寄存器中；从所述第一寄存器将所述第一组数据转移到所述存储器装置的第二寄存器中；清除所述第一寄存器；在将所述第一组数据从所述第二寄存器编程到所述存储器装置的存储器单元阵列期间，将第二组数据从所述数据源加载到所述第一寄存器中，所述存储器单元阵列逻辑地排列成行和列；在将所述第一组数据编程到所述存储器单元阵列期间从所述第一寄存器读取所述第二组数据，而不预先将所述第二组数据编程到所述存储器单元阵列，且不从所述存储器单元阵列获取所述第二组数据；及比较从所述第一寄存器读取的所述第二组数据与来自所述数据源的所述第二组数据，其中所述第一寄存器位于所述存储器单元阵列和所述数据源之间的数据路径上。
本申请的另一个方面提供一种验证存储器装置中的数据路径完整性的方法，其包括：在正将第二组数据写入到所述存储器装置的存储器单元阵列的同时从所述存储器装置的第一寄存器读取第一组数据，而不预先将所述第一组数据写入到所述存储器单元阵列，且不从所述存储器单元阵列获取所述第一组数据，所述存储器单元阵列逻辑地排列成行和列；及比较所读取的第一组数据与用于将所述第一组数据加载到所述第一寄存器且从所述存储器装置外部的源获得的数据，其中所述第一寄存器位于所述存储器单元阵列和用于将所述第一组数据加载到所述第一寄存器的所述数据的所述源之间的数据路径上。
本申请的另一个方面提供一种存储器装置，其包括：逻辑地排列成行和列的存储器单元阵列；及存储器控制电路，其经配置以验证所述存储器装置中的数据路径完整性，所述存储器控制电路经配置以在正将第二组数据写入到所述存储器装置的所述存储器单元阵列的同时从所述存储器装置的第一寄存器读取第一组数据，而不预先将所述第一组数据写入到所述存储器单元阵列，且不从所述存储器单元阵列获取所述第一组数据，且比较所读取的第一组数据与用于将所述第一组数据加载到所述第一寄存器且从所述存储器装置外部的源获得的数据，其中所述第一寄存器位于所述存储器单元阵列和用于将所述第一组数据加载到所述第一寄存器的所述数据的所述源之间的数据路径上。
附图说明
图1为nand架构存储器阵列的一部分的一个实施例的示意图；
图2为根据本发明的实施例的电子系统的框示意图；
图3为根据本发明的另一实施例的程序序列方法的流程图；
图4为存储器的一部分的框示意图及根据本发明的程序序列实施例的操作代码的时序图；
图5为根据本发明的另一实施例的读取序列方法的流程图；
图6为存储器的一部分的框示意图及根据本发明的读取序列实施例的操作代码的时序图；
图7为根据本发明的另一实施例的方法的流程图；及
图8为根据本发明的又另一实施例的方法的流程图。
具体实施方式
在以下详细描述中，参考形成详细描述的一部分且在其中以说明的方式展示特定实施例的附图。在所述图式中，相同数字在所有若干视图中描述实质上类似的组件。可利用其它实施例且可在不背离本发明的范围的情况下做出结构改变、逻辑改变及电改变。因此，以下详细描述不应以限制性意义理解。
非易失性存储器可利用不同架构(包含nor及nand)。所述架构名称源自用于读取所述装置的逻辑。在nor架构中，存储器单元的逻辑列与耦合到数据线(例如通常被称为位线的数据线)的每一存储器单元并联耦合。在nand架构中，一列存储器单元仅与耦合到位线的所述列的第一存储器单元串联耦合。
图1说明包括非易失性存储器单元的串联串的nand架构存储器阵列101的一部分的一个实施例的示意图。
存储器阵列101包括以列(例如串联串104、105)布置的非易失性存储器单元(例如浮动栅极)阵列。所述单元中的每一者在每一串联串104、105中漏极到源极地耦合。横跨多个串联串104、105的存取线(例如字线)wl0到wl31耦合到行中的每一存储器单元的控制栅极以偏置所述行中的所述存储器单元的所述控制栅极。数据线(例如偶数/奇数位线bl_e、bl_o)耦合到所述串联串且最终耦合到通过感测选定位线上的电流或电压而检测且存储每一单元的状态的感测电路及页缓冲器。
存储器单元的每一串联串104、105通过源极选择栅极116、117(例如晶体管)耦合到源极线106且通过漏极选择栅极112、113(例如晶体管)耦合到个别位线bl_e、bl_o。源极选择栅极116、117由耦合到其控制栅极的源极选择栅极控制线sg(s)118控制。漏极选择栅极112、113由漏极选择栅极控制线sg(d)114控制。
在存储器阵列的典型现有技术编程中，每一存储器单元被个别地编程为单电平单元(slc)或多电平单元(mlc)。单元的阈值电压(vt)可用作存储于所述单元中的数据的指示。例如，在slc存储器装置中，2.5v的vt可能指示经编程单元，而-0.5v的vt可能指示经擦除单元。在mlc存储器装置中，多个vt范围可通过将位模式指派给特定vt范围而各自指示不同状态。
图2为根据实施例的与第二设备通信的第一设备的简化框图，所述第一设备呈存储器装置200的形式，所述第二设备呈处理器230的形式，所述第一设备及所述第二设备作为呈电子系统的形式的第三设备的一部分。电子系统的一些实例包含计算机服务器、网络装置、个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、家电、车辆、无线装置、蜂窝式电话及类似物。处理器230可为存储器控制器或其它外部主机装置。
存储器装置200包含以行及列逻辑地布置的存储器单元阵列204。逻辑行的存储器单元通常耦合到相同存取线(共同被称为字线)，而逻辑列的存储器单元通常选择性地耦合到相同数据线(共同被称为位线)。单一存取线可与存储器单元的一个以上逻辑行相关联且单一数据线可与一个以上逻辑列相关联。
提供行解码电路208及列解码电路210以解码地址信号。接收且解码地址信号以存取存储器单元阵列204。存储器装置200还包含用以管理命令、地址及数据到存储器装置200的输入以及数据及状态信息从存储器装置200的输出的输入/输出(i/o)控制电路212。地址寄存器214与i/o控制电路212及行解码电路208及列解码电路210通信以在解码前锁存所述地址信号。命令寄存器224与i/o控制电路212及控制逻辑216通信以锁存传入命令。
控制逻辑216响应于所述命令而控制对存储器单元阵列204的存取且产生用于外部处理器230的状态信息。控制逻辑216与行解码电路208及列解码电路210通信以响应于所述地址而控制行解码电路208及列解码电路210。
控制逻辑216还与高速缓冲存储寄存器218通信。高速缓冲存储寄存器218如由控制逻辑216导引而锁存数据(传入或传出数据)以在存储器单元阵列204分别忙于写入或读取其它数据时暂时存储数据。在写入操作期间，将数据从高速缓冲存储寄存器218传递到页寄存器220以转移到存储器单元阵列204；接着将新数据从i/o控制电路212锁存于高速缓冲存储寄存器218中。在读取操作期间，将数据从高速缓冲存储寄存器218传递到i/o控制电路212以用于输出到外部处理器230；接着，将新数据从页寄存器220传递到高速缓冲存储寄存器218。状态寄存器222与i/o控制电路212及控制逻辑216通信以锁存状态信息以用于输出到处理器230。
状态寄存器222可包含就绪/忙碌寄存器。例如，1位寄存器可用于指示存储器装置200是忙碌(例如，存储器装置200正在执行存取操作)还是就绪(例如，存储器装置200已完成或不在执行存取操作)。因此，读取状态寄存器222(例如通过处理器230或控制逻辑216)可用于确定存储器装置200是否参与存取操作，例如，所述存储器装置是否准备好起始存取操作。或者，或此外，存储器装置200的控制逻辑216可提供就绪/忙碌(r/b#)信号以向处理器230提供存储器装置200是否参与存取操作的指示。例如，存储器装置通常提供引脚(例如控制链路232的引脚)，所述引脚在所述装置参与存取操作时断言(assert)到逻辑低且在所述装置再次可用时(例如不参与存取操作)上拉到逻辑高。
存储器装置200在控制逻辑216处经由控制链路232从处理器230接收控制信号。所述控制信号可至少包含芯片启用ce#、命令锁存启用cle、地址锁存启用ale及写入启用we#。取决于存储器装置200的本质，可经由控制链路232进一步接收或提供额外控制信号(未展示)。存储器装置200经由多路复用输入/输出(i/o)总线234从处理器230接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由i/o总线234输出数据到处理器230。
例如，所述命令在i/o控制电路212处经由i/o总线234的输入/输出(i/o)引脚[7:0]被接收且写入到命令寄存器224中。所述地址在i/o控制电路212处经由总线234的输入/输出(i/o)引脚[7:0]被接收且写入到地址寄存器214中。所述数据在i/o控制电路212处经由8位装置的输入/输出(i/o)引脚[7:0]或26位装置的输入/输出(i/o)引脚[15:0]被接收且写入到高速缓冲存储寄存器218中。所述数据随后写入到页寄存器220中以用于编程存储器单元阵列204。数据(例如来自存储器单元阵列204或状态寄存器222的数据)也经由8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]输出。
所属领域的技术人员将了解：可提供额外电路及信号且图2的电子系统已被简化。应认识到，参考图2所描述的各种框组件的功能性可能不一定分离成集成电路装置的不同组件或组件部分。例如，集成电路装置的单一组件或组件部分可经调适以执行图2的一个以上框组件的功能性。或者，集成电路装置的一或多个组件或组件部分可经组合以执行图2的单一框组件的功能性。
此外，虽然根据接收及输出各种信号的流行惯例描述特定i/o及命令引脚，但应注意，可在各种实施例中使用其它引脚组合或引脚数目。
我们期望能够区分存储器装置中的数据路径位错误与阵列位错误。我们进一步期望以实时操作速度区分存储器装置中的数据路径位错误与阵列位错误。我们还期望在阵列操作期间区分存储器装置中的数据路径位错误与阵列位错误。
参考图3，展示用于在编程操作期间验证数据路径完整性的一种方法300。在一个实施例中，方法300包括：在框302中将第一组数据加载到高速缓冲存储寄存器中、在框304中将所述第一组数据转移到页寄存器中、在框306中清除所述高速缓冲存储寄存器、在框308中在将所述第一组数据编程到所述存储器装置的阵列期间将第二组数据加载到所述高速缓冲存储寄存器、在框310中在将所述第一组数据编程到所述阵列期间从所述高速缓冲存储寄存器读取所述第二组数据及在框312中比较从所述高速缓冲存储寄存器读取的所述第二组数据与原始第二组数据。
图4展示图3的方法的操作及操作代码的实例。存储器装置400具有阵列402，其连接到页寄存器404且与页寄存器404通信，且所述页寄存器与高速缓冲存储寄存器406通信且连接到高速缓冲存储寄存器406。高速缓冲存储寄存器406经由数据路径410连接到i/o垫408。在操作中，到存储器的命令呈操作代码或操作码(opcode)的形式。操作码因制造商而异。
在一个实施例中，在编程期间验证数据路径410的完整性会使用存储器装置的调试模式。可通过将启用调试模式的一组特征命令及特征地址而进入此模式。为在编程操作期间执行完整性检查，经由i/o垫408将第一组数据加载到高速缓冲存储寄存器406中。将此数据从高速缓冲存储寄存器406加载到页寄存器408，且当阵列操作位sr5有效(低)时编程开始。在所述编程操作期间将第二组数据写入高速缓冲存储寄存器406，同时阵列操作仍有效。在将所述第二组数据写入到高速缓冲存储寄存器406之后且仍在数据从页寄存器404到阵列402的有效编程期间，从高速缓冲存储寄存器406读取所述第二组数据，且与原始第二组数据进行比较。如果所述两组数据匹配，那么数据路径完整性得到确认。通过允许(通过所述调试模式)在阵列操作期间通常被限制的命令而在读取操作期间完成所述确认。此外，由于无数据从阵列402读取，因此此方法通过仅测试数据路径完整性而绕开阵列位错误。
应了解，许多页寄存器及高速缓冲存储寄存器在典型存储器上，但出于说明目的仅展示每一者中的一者。
参考图5，展示用于在读取操作期间验证数据路径完整性的一种方法500。在一个实施例中，方法500包括：在框502中从所述存储器装置的阵列将部分编程的第一组数据读取到所述存储器装置的页寄存器中、在框504中将所述部分编程的第一组数据加载到所述存储器装置的高速缓冲存储寄存器中、在框506中在从所述阵列将第二组数据读取到所述页寄存器期间将一组部分测试数据写入到高速缓冲存储寄存器的不含有所述部分编程的第一组数据的一部分、在框508中在将所述第二组数据从所述阵列读取到所述页寄存器期间从所述高速缓冲存储寄存器读取所述组部分测试数据及在框510中比较从所述高速缓冲存储寄存器读取的所述组部分测试数据与所述原始组部分测试数据。
图6展示图5的方法的操作及操作代码的实例。图6的存储器装置400与图4中所展示的存储器装置相同，且相同数字指示相同元件。为进行读取操作，将高速缓冲存储读取命令发布到部分编程的页(例如8kb页的2kb)。将部分页数据从阵列402转移到页寄存器404。接着，另一高速缓冲存储读取命令将数据从页寄存器404写入到高速缓冲存储寄存器406。此时，高速缓冲存储寄存器406含有来自阵列402的部分页数据。所述数据包含经编程数据及空白(例如未编程)数据。接着，可开始另一读取操作。当所述第二读取操作有效时，将第二组部分数据写入到高速缓冲存储寄存器406的空白区段，且从高速缓冲存储寄存器406读取所述第二组部分数据且与原始第二组部分数据进行比较。如果所述两组数据匹配，那么数据路径完整性得到确认。通过允许(通过所述调试模式)在阵列操作期间通常被限制的命令而在读取操作期间完成所述确认。在一个实施例中，仅从所述高速缓冲存储寄存器读取写入到所述高速缓冲存储寄存器的测试数据。此外，由于无数据从阵列402读取，因此此方法通过仅测试数据路径完整性而绕开阵列位错误。
在另一实施例中，当所述第二读取操作有效时清除高速缓冲存储寄存器，而不是针对图5的方法保持所述高速缓冲存储寄存器不清除。在此实施例中，数据的写入及读取可到所述高速缓冲存储寄存器的任何部分。
在另一实施例中，以图7中的流程图形式展示验证存储器装置中的数据路径完整性的方法700。方法700包括：在框702中在从所述存储器装置的第一寄存器读取第一组数据的同时将第二组数据写入到所述存储器装置的阵列，及在框704中比较所读取的第一组数据与写入到所述第一寄存器的数据。
在又另一实施例中，以图8中的流程图形式展示验证存储器装置中的数据路径完整性的方法800。方法800包括：在框802中在将一组测试数据写入到所述存储器装置的部分满第一寄存器的未编程部分的同时从所述存储器装置的阵列读取一组数据、在框804中在从所述第一寄存器读取所述组测试数据的同时从所述存储器装置的阵列读取一组数据，及在框806中比较所读取的所述组测试数据与所述组测试数据。
结论
总之，本发明的一或多个实施例展示在存储器装置的阵列操作期间验证数据路径完整性。例如，通过在所述存储器装置的调试模式中比较一组测试数据与从所述存储器装置写入或写入到所述存储器装置的数据而完成所述验证。
虽然本文中已说明且描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同目的的任何布置可取代所展示的所述特定实施例。所属领域的一般技术人员将明白本发明的许多调整。因此，本申请案既定涵盖本发明的任何调整或变动。