用于数据恢复的动态位线电压和感测时间增强读取的制作方法

相关申请的交叉引用

本申请要求2019年6月26日提交的美国非临时申请序列号16/453291的优先权和权益。

背景技术：

1.技术领域

符合示例性实施方案的系统、装置和方法涉及三维(3d)nand闪存存储器的编程，并且更具体地涉及3dnand闪存存储器设备的动态增强读取。

2.相关领域的描述

3dnand闪存存储器是一种类型的非易失性闪存存储器，其中存储器单元竖直堆叠在多个层中。开发3dnand以解决在缩放二维(2d)nand技术中遇到的挑战，从而以较低的每位成本实现较高的密度。

存储器单元是能够存储电子信息的电子设备或部件。非易失性存储器可利用浮栅晶体管、电荷俘获晶体管或其他晶体管作为存储器单元。调整浮栅晶体管或电荷俘获晶体管的阈值电压的能力允许晶体管充当非易失性存储元件(即，存储器单元)，诸如存储单个数据位的单级单元(slc)。在一些情况下，可通过编程和读取多个阈值电压或阈值电压范围来提供每个存储器单元多于一个数据位(例如，在多级单元中)。此类单元包括但不限于每单元存储两位的多级单元(mlc)；每单元存储三位的三级单元(tlc)；以及每单元存储四位的四级单元(qlc)。

图1示出了示例性3dnand存储器100的图示。存储器100包括在基板34(诸如硅基板)上方单片形成的多个物理层。

存储元件，例如存储器单元301，在物理层中被布置成阵列。存储器单元301包括位于字线300与导电沟道42之间的电荷俘获结构44。可经由导电沟道42相对于字线300的偏置将电荷注入电荷俘获结构44中或从电荷俘获结构44中排出。例如，电荷俘获结构44可以包括氮化硅，并且可以通过栅极电介质(诸如氧化硅)与字线300和导电沟道42分开。电荷捕集结构44中的电荷量影响在存储器单元301的读取操作期间通过导电沟道42的电流量，并指示存储在存储器单元301中的一个或多个位值。

3d存储器100包括多个擦除块80。每个块80包括包括字线300的堆叠的物理层的“竖直切片”。多个导电沟道42(具有基本上竖直的取向，如图1所示)延伸穿过字线300的堆叠。每个导电沟道42耦接到每个字线300中的存储元件，从而形成沿着导电沟道42延伸的存储元件的nand串。为清楚说明起见，图1示出了三个块80、每个块80中的五个字线300以及每个块80中的三个导电沟道42。然而，3d存储器100可具有多于三个块，每个块多于五个字线，并且每个块多于三个导电沟道。

读取/写入电路68通过多条导电线耦接到导电沟道420：位线，示出为导电沟道的第一端部处的第一位线bl0、第二位线bl1和第三位线bl2(例如，最远离基板34的端部)和源极线，示出为导电沟道的第二端部处的第一源极线sl0、第二源极线sl1和第三源极线sl2(例如，更靠近基板234或在基板234内的端部)。读取/写入电路68被示出为经由“p”控制线耦接到位线bl0-bl2，经由“m”控制线耦接到源极线sl0-sl2，并且经由“n”控制线耦接到字线300。p、m和n中的每一者可具有基于3d存储器100的特定配置的正整数值。

导电沟道42中的每个导电沟道在第一端部处耦接到位线bl，并且在第二端部处耦接到源极线sl。因此，一组导电沟道42可以串联耦接到特定位线bl和不同源极线sl。

应当注意，虽然每个导电沟道42被示出为单个导电沟道，但导电沟道42中的每个可包括呈堆叠构型的多个导电沟道。叠堆构型中的多个导电沟道可由一个或多个连接器耦接。此外，如本领域技术人员将理解的，可包括附加层和/或晶体管(未示出)。

读取/写入电路68促进和/或实现在3d存储器100上执行的读取和写入操作。例如，数据可以存储到耦接到字线300的存储元件，并且读取/写入电路68可以使用一个或多个感测块36从存储器单元301读取位值。

读取/写入电路68包括一个或多个感测块36。该感测块36用于读取或感测存储在存储器单元301中的一个或多个值。在一种方法中，为一组nand串提供一个感测块36，该组nand串中的每个nand串耦接到特定位线bl。每个感测块36可包括存储器控制器(图1中未示出)。每个感测块36还包括用于每个nand串的感测模块。另选地，感测块36可以耦接到位线的间隔，诸如偶数或奇数位线。

在读取操作期间，控制器可以从主机设备诸如计算机、智能电话或膝上型计算机接收请求。控制器可以通过向控制线施加适当的信号以使所选择的字线的存储元件被感测来使读取/写入电路68从3d存储器100的特定存储元件读取位。因此，具有呈叠堆构型的多个导电沟道的3d存储器100可被配置为从一个或多个存储元件读取数据并将数据写入一个或多个存储元件。

存储器设备通常用于交通工具中，并且随着自主汽车和其他交通工具领域的最新进步，显著大量的交通工具出现并需要存储大量数据。因此，需要即使在许多交通工具可能经受的极端条件(包括宽的环境温度范围(例如，-40℃至最高125℃))的类型下也可递送可靠性能的存储器设备。

技术实现要素：

示例性实施方案可解决至少上述问题和/或缺点以及上文未描述的其他缺点。另外，不需要示例性实施方案来克服上述缺点，并且可能不克服上述任何问题。

根据示例性实施方案的一个方面，读取非暂态存储器阵列的方法包括：通过施加默认感测位线电压(vblc)并使用默认感测时间来执行存储器阵列的默认读取，以及在确定该默认读取不成功时，执行该存储器阵列的动态vblc增强读取和该存储器阵列的动态感测时间增强读取中的一者。

动态vblc增强读取可包括：(a)增大vblc，使得vblci＝vblc(i-1)+δvblc，其中i为非零整数，(b)使用增大的vblc执行存储器阵列的读取；(c)如果该读取不成功，则确定该vblci是否已达到电压最大值；(d)如果该vblci已达到电压最大值，则报告读取失败；并且(e)如果vblci未达到电压最大值，则重复操作(a)至(e)。

动态感测时间增强读取可包括：(a')增加感测时间t，使得ti＝t(i-1)+δt，其中i为非零整数，(b')使用增加的感测时间ti执行存储器阵列的读取；(c')如果该读取不成功，则确定该感测时间ti是否已达到时间最大值；(d')如果该感测时间ti已达到时间最大值，则报告读取失败；并且(e')如果感测时间ti尚未达到电压最大值，则重复操作(a')至(e')。

δvblc可为50mv，并且δt可为200ns。

电压最大值可为300mv，并且时间最大值可为1200ns。

根据另一个示例性实施方案的一个方面，非易失性存储器存储系统包括：存储器单元阵列，该存储器单元阵列包括多个存储器单元块；以及动态增强读取电路，该动态增强读取电路被配置为通过施加默认感测位线电压(vblc)并使用默认感测时间来执行存储器单元阵列的默认读取，并且在确定默认读取不成功时，执行存储器单元阵列的动态vblc增强读取和存储器单元阵列的动态感测时间增强读取中的一者。

根据另一个示例性实施方案的一个方面，提供了非易失性计算机可读介质，该非易失性计算机可读介质上记录有程序，该程序当由处理器执行时，使得处理器执行方法，该方法包括：通过施加默认感测位线电压(vblc)并使用默认感测时间来执行对存储器阵列的默认读取；以及在确定该默认读取不成功时，执行该存储器阵列的动态vblc增强读取和该存储器阵列的动态感测时间增强读取中的一者。

附图说明

通过以下结合附图对示例性实施方案的描述，上述和/或其他方面将变得显而易见且更易于理解，其中：

图1示出了示例性3dnand存储器的示意图；

图2是示出根据一个示例性实施方案的系统和动态增强读取电路的框图；

图3是示出根据一个示例性实施方案的图2的动态增强读取电路的框图；

图4示出根据另一个示例性实施方案的动态vblc增强读取方法；

图5是示出根据第一示例性实施方案的在动态增强读取期间感测时间和多条线上的波形的图形图表；

图6示出了根据第二示例性实施方案的动态感测时间增强读取方法；并且

图7是示出根据第二示例性实施方案的在动态增强读取期间感测时间和多条线上的波形的图形图表。

具体实施方式

现在将详细参考在附图中示出的示例性实施方案，其中类似的附图标号始终表示类似的元件。就这一点而言，示例性实施方案可具有不同的形式，并且不可理解为限于本文所阐述的描述。

应当理解，当用于本说明书中时，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除其存在或添加一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组。

还应当理解，虽然术语“第一”、“第二”、“第三”等和“主要”、“辅助”等在本文中可用于描述各种操作、元件、部件、区域、层和/或区段，但这些操作、元件、部件、区域、层和/或区段可不受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或区段与另一个元件、部件、区域、层或区段区分开。

如本文所用，术语“和/或”包括相关联的列出项目中的一个或多个的任何和所有组合。当在元素列表之前时，诸如“…中的至少一者”的表达修饰整个元素列表并且不修饰列表中的各个元素。此外，说明书中所述的术语诸如“单元”、“-器”、“-体”、“模块”和“装置”是指用于执行至少一个功能或操作的元件，并且可在硬件、软件或硬件和软件的组合中实现。

各种术语用于指代特定的系统部件。不同的公司可能以不同的名称指代部件–该文档并不旨在区分名称不同而不是功能不同的部件。

对于这些示例性实施方案所属技术领域的普通技术人员显而易见的这些示例性实施方案的问题的详细描述可从此省略。

该描述参考3dnand存储器设备。然而，应当理解，本文的描述同样可应用于其他存储器设备。

如本文所用，术语“存储器”表示半导体存储器。半导体存储器的类型包括易失性存储器和非易失性存储器。即使当非易失性存储器未连接到电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括但不限于闪存存储器(例如，nand型和nor型闪存存储器)、电可擦除可编程只读存储器(eeprom)、铁电存储器(例如，feram)、磁阻存储器(例如，mram)、自旋传递扭矩磁随机存取存储器(stt-ram或stt-mram)、电阻式随机存取存储器(例如，reram或rram)和相变存储器(例如，pram或pcm)。

图2是根据示例性实施方案的用于非易失性存储器设备230的系统200和动态增强读取电路240的框图，该非易失性存储器设备被配置为实现本文所述的任何一个或多个示例性实施方案的方法。计算设备包括用于存储器设备230的存储器介质222的一个或多个动态增强读取电路240。

该动态增强读取电路240可以是非易失性存储器介质控制器224、非易失性存储器元件223、设备驱动程序等的一部分和/或与其通信。该动态增强读取电路可以在计算设备250的非易失性存储器系统220上操作，计算设备110可以包括处理器211、易失性存储器212和通信接口213。例如，动态增强读取电路240可设置在存储器元件223的边缘和/或周边处或朝向该边缘和/或周边设置，邻近和/或靠近存储器介质222阵列。另选地，该编程电路可设置在集成电路设备的与存储器介质222阵列不同的级、层和/或平面上(例如，处于该阵列下方、与该阵列平行且从该阵列偏移等的cmos或其他电路)。

处理器211可包括一个或多个中央处理单元、一个或多个通用处理器、一个或多个专用处理器、一个或多个虚拟处理器(例如，计算设备250可以是在主机内操作的虚拟机)、一个或多个处理器内核等。通信接口213可包括一个或多个网络接口，该一个或多个网络接口被配置为将计算设备250和/或非易失性存储器控制器224通信地耦接至通信网络215，诸如互联网协议(ip)网络、存储区域网络(san)、无线网络、有线网络等。

在各种实施方案中，非易失性存储器设备230可相对于计算设备250设置在一个或多个不同位置上。在一个示例性方面，非易失性存储器设备230包括一个或多个非易失性存储器元件223，诸如半导体芯片或封装件或设置在一个或多个印刷电路板上的其他集成电路设备、存储外壳、和/或其他机械支撑结构和/或电气支撑结构。例如，非易失性存储器设备230可以包括一个或多个直插式存储器模块(dimm)卡、一个或多个扩展卡和/或子卡、固态硬盘(ssd)或其他硬盘驱动器设备，并且/或者可具有另一个存储器和/或存储形状因数。非易失性存储器设备230可与计算设备250的主板集成和/或安装在该主板上，安装在计算设备250的端口和/或插槽中，安装在不同计算设备250上，和/或网络215上的专用存储设备上，通过外部总线(例如，外部硬盘)与计算设备250通信等。

该非易失性存储器设备230可设置在处理器111的存储器总线上(例如，在与易失性存储器212相同的存储器总线上，在与易失性存储器212不同的存储器总线上，代替易失性存储器212等)。另选地，该非易失性存储器设备230可设置在计算设备250的外围总线上，诸如外围部件高速互连(pciexpress或pcie)总线、串行高级技术附件(sata)总线、并行高级技术附件(pata)总线、firewire总线、光纤通道连接、通用串行总线(usb)、pcie高级交换(pcie-as)总线等。另选地，该非易失性存储器设备230可被设置在数据网络215上，诸如以太网、infiniband网络、经网络215的scsirdma、存储区域网络(san)、局域网(lan)、广域网(wan)诸如互联网、另一个有线和/或无线网络215等。

计算设备250还可包括非暂态计算机可读存储介质214。计算机可读存储介质214可包括可执行指令，这些可执行指令被配置为使计算设备250(例如，处理器211)执行本文所描述的一个或多个示例性方法的操作。另选地或除此之外，动态增强读取电路240可体现为存储在非暂态存储介质214上的一个或多个计算机可读指令。

根据各种示例性实施方案，与一个或多个动态增强读取电路240通信的非易失性存储器控制器224可管理一个或多个非易失性存储器设备230和/或非易失性存储器元件223。该非易失性存储器设备230可包括记录、存储器和/或存储设备，诸如一个或多个固态存储设备和/或一个或多个半导体存储设备，其被布置和/或划分为多个可寻址的介质存储位置。如本文所用，介质存储位置是指存储器的任何物理单元(例如，非易失性存储器设备230上的任何数量的物理存储介质)。存储器单元可包括但不限于：物理存储位置的页面、存储器分区、块、扇区、集合或集(例如逻辑页面、逻辑块)等。

非易失性存储器设备230可包括非易失性存储器介质222的一个或多个元件223，其可包括但不限于：reram、忆阻器存储器、可编程金属化单元存储器、相变存储器(pcm、pcme、pram、pcram、双向统一存储器、硫属化物ram或c-ram)、nand闪存存储器(例如，2dnand闪存存储器、3dnand闪存存储器)、nor闪存存储器、纳米随机存取存储器(纳米ram或nram)、基于纳米晶体线的存储器、基于硅氧化物的亚10纳米工艺存储器、石墨烯存储器、氧化硅氮氧化硅(sonos)、可编程金属化单元(pmc)、导电桥接ram(cbram)、磁阻ram(mram)、磁存储介质(例如，硬盘、磁带)、光存储介质等。在某些实施方案中，非易失性存储器介质222的一个或多个元件223包括存储级存储器(scm)。

虽然非易失性存储器介质222在本文中被称为“存储器介质”，但在各种实施方案中，非易失性存储器介质222可更一般地包括能够记录数据的一个或多个非易失性记录介质，该一个或多个非易失性记录介质可被称为非易失性存储器介质、非易失性存储介质等。此外，在各种实施方案中，非易失性存储器设备230可包括非易失性记录设备、非易失性存储器设备、非易失性存储设备等。

非易失性存储器介质222可包括一个或多个非易失性存储器元件223，该一个或多个非易失性存储器元件可包括但不限于：芯片、封装件、平面、管芯等。非易失性存储器介质控制器224可以被配置为管理非易失性存储器介质222上的数据操作，并可包括一个或多个处理器、可编程处理器(例如，fpga)、asic、微控制器等。在一些实施方案中，非易失性存储器介质控制器224被配置为将数据存储在非易失性存储器介质222上和/或从该非易失性存储器介质122读取数据，以将数据传输到非易失性存储器设备230/从该非易失性存储器设备120传输数据等。

根据一个示例性实施方案，非易失性存储器介质222可包括一个或多个3dnand存储器100，如上面关于图1所讨论的，作为一个或多个非易失性存储器元件223。动态增强读取电路240可包括如上文相对于图1所讨论的读取/写入电路68的整体或一部分，并且可被配置为执行本文相对于3dnand存储器100所述的方法中的一个或多个方法。

该动态增强读取电路240可包括一个或多个非易失性存储器设备250的逻辑硬件，诸如非易失性存储器介质控制器224、非易失性存储器元件223、设备控制器、现场可编程门阵列(fpga)或其他可编程逻辑部件、用于fpga或其他可编程逻辑部件的固件、用于在微控制器上执行的微代码、专用集成电路(asic)等。该动态增强读取电路240可包括存储在计算机可读存储介质214上以便在处理器211上执行的可执行软件代码，诸如设备驱动程序等。该动态增强读取电路240可包括可执行软件代码和逻辑硬件两者的组合。

根据示例性实施方案，该动态增强读取电路240可完全在图2的一个或多个部件中和/或部分地在图2的一个或多个部件中。

图3示出了根据示例性实施方案的动态增强读取电路240。

该动态增强读取电路240可包括动态读取表251、感测位线电压(vblc)电路252和感测时间电路253。在一些示例性实施方案中，动态增强读取电路可确定读取存储器的失效位计数(fbc)，并且可确定该fbc是否高于预定阈值，如下文关于图4和图6的方法更详细地讨论的。

在一些示例性实施方案中，动态读取表251可用于动态读取方法中，如下文相关于图4的方法更详细地讨论的。vblc电路可确定要在读取操作期间施加的vblc，并且可控制vblc的施加，如下文关于图4的方法更详细地讨论的。感测时间电路253可以确定在读取操作期间要使用的感测时间，并且可以控制该感测时间，如下文关于图6的方法更详细地讨论的。

动态读取

当测量大的样本大小时，对于约-40℃至125℃的温度范围，某些nand芯片表现出非常高的失效位计数(fba)。该fba可如此之高以至于其超出错误校正代码(ecc)的能力，从而导致不可接受的读取错误。具体地讲，一些管芯在极端条件(例如，-40℃)下在存储器单元(i-单元)中示出边际电流，从而在低温下引起nand链截止。根据一些相关领域，已经通过利用温度系数(vblc_tco)将默认感测位线电压(vblc)或默认位线感测电压设置为更高的值来解决该问题。遗憾的是，该解决方案的问题是，对于未失效的那些单元/管芯，较高的vblc导致广泛高的i-单元，从而降低单元的亚阈值斜率，从而导致更多的感测噪声。

另外，必须考虑管芯之间的变化。由于工艺变化，管芯之间的变化是不可避免的。具体地讲，考虑到6nm的变细目标，不可避免地，即使在单个晶片内，一些管芯也将变细6.5nm，而其他管芯将变细5.5nm，假设工艺裕度为+/-0.5nm。因此，当面对较大的温度变化时，已被变细5.5nm的管芯将必然比其他管芯更差。不存在统一的/预先限定的tco参数可补偿这种管芯到管芯变化。在极端条件(例如，-40℃)下，已针对6nm管芯进行优化的设备参数将导致5.5nm管芯失效。

一种相关领域解决方案被称为“动态读取”或“最佳读取”。根据该方法，扫描读取电平以确定提供最低失效位计数(fbc)的最佳点。然而，由于该解决方案仅适用于wl偏置，因此如果nand链由于低沟道电流而被截止，则该方法不提供解决方案。此外，该方法不能解决管芯之间的温度变化。

图4示出根据另一个示例性实施方案的动态vblc增强读取方法。

如上所述，相关领域的动态读取/最佳读取解决方案可能无法解决与温度和管芯变化相关的所有问题。本文所述的一个或多个示例性实施方案可提供读取方法，该读取方法在相关领域方法失败时施加动态位线(bl)电压和动态感测时间以用于数据恢复，该方法提供升压沟道电流。该方法对于大的温度变化(例如，约-40℃至约125℃)可能特别有效。

根据图4的示例性方法，当接收到读取命令(101)时，执行标准默认读取，即，其中vblc＝vblc默认的读取模式(102)。如果默认读取通过，即失效位计数(fbc)高于预定阈值(103：是)，则读取完成(104)。如果默认读取失败，即所确定的fbc高于预定阈值(103：否)，则可执行动态读取-即动态读取模式(105)。根据动态读取模式，如上所述，扫描读取电平以找到提供最低fbc的最佳点。如果动态读取通过，使得fbc高于预定阈值(106：是)，则读取完成(104)。

如果动态读取失败(106：否)，则执行动态vblc增强读取，即动态增强模式。根据该示例性实施方案，动态增强读取包括一系列读取，每个读取包括逐渐更高的vblc。关于该示例性实施方案，描述了对于每个连续读取，vblc增加50mv。然而，vblc可增加超过或小于50mv，如本领域的技术人员将理解的。例如，vblc可增加30mv、35mv、40mv、45mv、55mv、60mv或65mv或任何其他电压，如本领域的技术人员将会理解的那样。此外，vblc可增加变化的量。例如，在第一次读取之后，vblc可增加50mv，并且在第二次读取之后，vblc可增加45mv或55mv。如本领域的技术人员将理解的，vblc的增加量可变化。

在动态增强读取模式下，首先在vblci＝vblc默认+50mv下执行读取(107)。如果所确定的fbc高于预定阈值，则读取通过(108：是)，并且读取完成(104)。如果所确定的fbc不高于预定阈值，则读取失败(108：否)。然后在vblci＝vblci-1+50mv下进行后续读取(109)。此处，如上所述，vblci在每次后续读取时增加例如50mv。然而，vblc可增加超过或小于50mv，如本领域的技术人员将理解的。如果所确定的fbc高于预定阈值，则读取通过(110：是)，并且读取完成(104)。如果所确定的fbc不高于预定阈值，则读取失败(110：否)。此时，如果vblc已达到最大值，例如，如果vblci＝300mv(111：是)，则读取结束并报告读取失败(112)。在该示例性实施方案中，vblcmax可以是300mv。然而，如本领域技术人员将理解的，预定vblcmax可以是任何电压。如果vblc尚未达到最大值(111：否)，则执行另一次读取(109)，并且增大vblc。

这样，动态增强读取提供动态vblc，该动态vblc随着每次后续读取而增加，以增强沟道电流，从而在相关领域方法失败之后提供读取方法。

图5是示出根据第一示例性实施方案的在动态增强读取期间感测时间和多条线上的波形的图形图表。

图5示出了位线(bl)、选择栅极漏极(sgd)、选定字线(wln)、未选定字线(wl)、选择栅极源极(sgs)和公共源极线(celsrc)上的示例性波形，以及读取的感测时间(xxl感测时间)。如图所示，动态增强读取期间的初始vblci为默认vblc+50mv。此后，逐渐增大vblci直到读取成功或直到达到最大vblc。

图6示出了根据第二示例性实施方案的动态感测时间增强读取方法。

根据图6的示例性方法，当接收到读取命令时，执行默认读取，并且如果默认读取失败，则执行动态读取。如图6所示，这些操作(401-406)与如上文关于图4所讨论的操作(101-106)基本上相同。因此，在此不包括重复的详细描述。

如果动态读取失败(406：否)，则执行动态感测时间增强读取，即，动态增强模式。根据该示例性实施方案，动态增强读取包括一系列读取，每个读取包括逐渐更长的感测时间。关于该示例性实施方案，描述了对于每个连续读取，感测时间增加200ns。然而，感测时间可增加多于或少于200ns，如本领域的技术人员将理解的。例如，如本领域技术人员将理解的，t感测可增加50ns、100ns、150ns、250ns、300ns或350ns，或任何其他时间量。此外，感测时间可增加变化的量。例如，在第一次读取之后，感测时间可增加200ns，并且在第二次读取之后，感测时间可增加150ns或250ns。如本领域的技术人员将理解的，感测时间的增加量可变化。

在动态增强读取模式下，首先以t感测(i)＝t默认+200ns的感测时间执行读取(407)；换句话讲，在动态增强读取模式下执行的第一读取比默认感测时间长200ns。如果所确定的fbc高于预定阈值，则读取通过(408：是)，并且读取完成(404)。如果所确定的fbc不高于预定阈值，则读取失败(408：否)。然后以t感测(i)＝t默认(i-1)+200ns的感测时间执行后续读取(409)。此处，如上所述，感测时间t感测(i)随着每次后续读取而增加例如200ns。然而，如本领域技术人员将理解的，如果所确定的fbc高于预定阈值，则可将感测时间增加超过或小于200ns，读取通过(410：是)，并且读取完成(404)。如果所确定的fbc不高于预定阈值，则读取失败(410：否)。此时，如果感测时间t感测(i)已达到最大值，例如，如果t感测(i)＝1200ns(411：是)，则读取完成并报告读取失败(310)。在该示例性实施方案中，最大感测时间tmax可以是1200ns。然而，如本领域的技术人员将理解的，预定w可为任何时间。如果感测时间尚未达到最大值(411：否)，则执行另一次读取(409)，并且增加感测时间。

这样，动态增强读取提供动态感测时间，该动态感测时间随每次后续读取而增加，为感测单元提供缓慢斜线上升的时间，从而在相关领域方法失败之后提供读取方法。

图7是示出根据第二示例性实施方案的在动态增强读取期间感测时间和多条线上的波形的图形图表。

类似于图5，图7示出了位线(bl)、选择栅极漏极(sgd)、选定字线(wln)、未选定字线(wl)、选择栅极源极(sgs)和公共源极线(celsrc)上的示例性波形，以及读取的感测时间(xxl感测时间)。如图所示，初始感测时间t感测是默认感测时间(t默认)，并且感测时间逐渐增加，直到读取成功或直到达到最大感测时间。

应当理解，本文所述的示例性实施方案可仅在描述性意义上考虑，而不是出于限制的目的。每个示例性实施方案内的特征或方面的描述可被认为可用于其他示例性实施方案中的其他类似特征或方面。

尽管已结合附图描述了示例性实施方案，但本领域的普通技术人员应当理解，在不脱离以下权利要求书所限定的精神和范围的情况下，可对本发明进行形式和细节上的各种改变。